JP2684967B2 - 電子楽器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ダンパペダル、ソフト
ペダル等の操作に基づいて多段階、或いは連続量の楽音
制御情報を出力し得る電子楽器に関する。

【０００２】

【従来技術】従来、音量の減衰量を制御するためのダン
パペダルや、音量を低減すると共に音色を柔らかくする
ためのソフトペダルを備えた電子楽器が知られており、
これらペダルの操作情報（楽音制御情報）は、実際のピ
アノに近付けるため、多段階、或いは連続量で出力され
ることが多い。

【０００３】

【発明が解決しようとする課題】しかし、ダンパペダル
やソフトペダル等の多段階、或いは連続量の操作量を自
動演奏中に記録すると、ペダル操作による目的の段階に
到達するまでの途中の段階のデータも記録されてしまう
ため、記録されるデータ量が非常に多くなってしまう。
このため、大容量のメモリを設けなければならなかった
り、或いはメモリの有効利用を図ることができないとい
う不具合があった。

【０００４】本発明は、このような事情の下になされた
もので、その目的は、所定の楽音制御機能について、自
動演奏情報としてダンパペダル、ソフトペダル等の操作
情報を記録するに当たって記憶されるデータ容量を所望
により低減し、メモリ容量の有効利用を図ることができ
る電子楽器を提供することにある。

【０００５】

【課題を解決するための手段】上記目的を達成するた
め、本発明の電子楽器は、各種の自動演奏情報を記憶す
る記憶手段と、所定の楽音制御機能について、多段階、
或いは連続量の楽音制御情報を発生する制御情報発生手
段と、前記所定の楽音制御機能について当該制御機能毎
に、該制御情報発生手段にて発生された多段階、或いは
連続量の楽音制御情報について当該楽音制御情報の段階
数を維持するかまたは該段階数を削減するかのいずれか
を設定する設定手段と、該設定手段により前記段階数を
維持することが設定された場合は該段階数を維持する一
方、前記設定手段により前記段階数を削減することが設
定された場合は該段階数を削減する段階数制御手段と、
該段階数制御手段にて段階数が維持または削減された楽
音制御情報を自動演奏情報として前記記憶手段に記憶さ
せる記憶制御手段とを備えたことを特徴とする。

【０００６】

【作用】所定の楽音制御機能について当該制御機能毎
に、発生された多段階、或いは連続量の楽音制御情報に
ついて当該楽音制御情報の段階数を維持するかまたは該
段階数を削減するかのいずれかが設定され、前記段階数
を維持することが設定された場合は、該段階数が維持さ
れ、該段階数が維持された楽音制御情報が自動演奏情報
として記憶される。この場合は、所定の楽音制御機能に
ついて、楽音制御情報の細かい制御等が可能となる。一
方、前記段階数を削減することが設定された場合は、該
段階数が削減され、該段階数が削減された楽音制御情報
が自動演奏情報として記憶される。この場合は、所定の
楽音制御機能について、記憶されるデータ容量が低減さ
れる。よって、記憶されるデータ容量を所望により低減
することができるので、記憶手段のメモリ容量の有効利
用を図ることができる。

【０００７】

【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１は、本発明の一実施例による電子楽器の概
略構成を示すブロック図である。本電子楽器は、ＣＰＵ
１を中核として、マニュアル演奏制御、或いは自動演奏
制御を行うものであり、ＣＰＵ１は、マニュアル演奏時
に鍵盤４の押鍵操作に応答して演奏制御を行った際の演
奏情報を、自動演奏用の情報として記録する機能を有し
ている。

【０００８】ＣＰＵ１には、バスラインＢＵＳを介し
て、ＲＯＭ２、ＲＡＭ３、鍵盤検出回路５、ペダル検出
回路７、パネル検出回路９、表示回路１０、音源回路１
１、およびタイマ１２が接続されている。また、鍵盤検
出回路５には鍵盤４、ペダル検出回路７にはペダル６、
パネル検出回路９にはパネルスイッチ８が夫々接続され
ている。更に、音源回路１１には、Ｄ／Ａ変換器１３を
介してサウンドシステムＳＳが接続されている。

【０００９】ＲＯＭ２には、図２〜図７、図９に示した
ような各種の演奏制御用のプログラム等がプリセットさ
れており、ＣＰＵ１は、これらＲＯＭ２内のプログラム
に従って演奏制御を行う。この際、ＣＰＵ１は、ＲＡＭ
３をワークエリアとして利用すべく、ＲＡＭ３に各種の
フラグ等を設定する。

【００１０】鍵盤検出回路５は、鍵盤４の押鍵状態を検
出し、押鍵されたときは、押鍵状態を示すキーオン信号
と、どの鍵が押鍵されたかを示すキーコード信号（ノー
トナンバ）と、押鍵速度（ベロシティ）を示すベロシテ
ィ信号とを発生するとともに、離鍵されたときは離鍵さ
れたことを示すキーオフ信号と、どの鍵が離鍵されたか
を示すキーコード信号（ノートナンバ）とを発生し、バ
スラインＢＵＳを介してＣＰＵ１に供給する。なお、ベ
ロシティ信号は、ＣＰＵ１では押鍵の強さを示す信号と
して処理される。

【００１１】ペダル６としては、音量の減衰量を制御す
るためのダンパペダルや、音量を低減すると共に音色を
柔らかくするためのソフトペダル等が設けられており、
このペダル６からは、ペダルの操作量に応じたアナログ
値が出力される。そして、このアナログ値は、ペダル検
出回路７により“０”〜“７”の８つの段階のデジタル
値に変換されて、バスラインＢＵＳを介してＣＰＵ１に
供給される。

【００１２】パネルスイッチ８としては、ダンパモード
切換設定スイッチ、ソフトモード切換設定スイッチ、プ
レイスイッチ、レコードスイッチ、スタートスイッチ、
ストップスイッチ、テンポ切換設定スイッチ等の各種ス
イッチが設けられ、これらスイッチの操作状況は、パネ
ル検出回路９により検出され、その検出信号はバスライ
ンＢＵＳを介してＣＰＵ１に供給される。

【００１３】音源回路１１は、ＣＰＵ１の指示に従って
各種の楽音信号（デジタル信号）を発生する。そして、
音源回路１１により発生されたデジタルの楽音信号は、
Ｄ／Ａ変換器１３にてアナログ信号に変換されてサウン
ドシステムＳＳに供給されることにより、発音される。

【００１４】タイマ１２は、後述する鍵盤処理、パネル
スイッチ処理を所定時間間隔で行うための割込み信号を
ＣＰＵ１に与える機能を有している。この場合、鍵盤処
理、パネルスイッチ処理、ペダル処理については、例え
ば５ｍｓｅｃ間隔で割込み信号を与え、自動演奏処理に
ついては、テンポ切換設定スイッチにより設定されたテ
ンポに応じた時間間隔で割込み信号をＣＰＵ１に与え
る。例えば、１分間に４分音符を９６回演奏するテンポ
が設定されている場合において、テンポの分解能の最小
単位を３２分音符であるとすると、３２分音符の長さに
相当する｛（６０／９６）×（４／３２）｝秒の間隔で
割込み信号を出力する。

【００１５】次に、本実施例の電子楽器による演奏制御
動作を図２〜図９に基づいて説明する。図１は演奏制御
動作のメインルーチンを示すフローチャートであり、Ｃ
ＰＵ１は、ＲＯＭ２にプリセットされたメインルーチン
に従って、まず、ＲＡＭ３内の各種フラグをリセットす
る等のイニシャライズ処理を行う（ステップＳ１）。次
に、ＳＣＡＮフラグに“１”がセットされているか否か
を判別する（ステップＳ２）。

【００１６】なお、このＳＣＡＮフラグに対するセット
処理は、上記したように、タイマ１２から５ｍｓｅｃ間
隔で割込み信号が入力されると、ＣＰＵ１がＳＣＡＮフ
ラグに“１”をセットすることにより行われる（図３の
ステップＳ９参照）。また、上記のテンポに対応した割
込み信号が入力されると、ＣＰＵ１は、ＡＵＴＯフラグ
に“１”をセットする（図４のステップＳ１０参照）。

【００１７】ステップＳ２にて、ＳＣＡＮフラグに
“１”がセットされていないと判別されたときは、後述
するステップＳ７に進む。一方、ＳＣＡＮフラグに
“１”がセットされていると判別されたときは、ＳＣＡ
Ｎフラグに“０”をセットしてリセットした後に（ステ
ップＳ３）、鍵盤処理、パネルスイッチ処理、ペダル処
理、自動演奏処理を順次行う（ステップＳ４、Ｓ５、Ｓ
６、Ｓ７）。なお、これら各処理の詳細は後述する。そ
して、レコード状態でない場合に、各種フラグをリセッ
トする等のその他の処理を行って（ステップＳ８）、ス
テップＳ２に戻ることにより、ステップＳ２〜Ｓ８の処
理を繰返す。

【００１８】次に、図１のステップＳ４における鍵盤処
理の詳細を図５のフローチャートに従って説明する。こ
の鍵盤処理では、ＣＰＵ１は、まず、鍵盤４の操作に基
づくキーイベントの有無を判別する（ステップＳ４
０）。その結果、キーイベントが無ければ、そのまま図
２のメインフローへリターンする。一方、キーイベント
が有れば、そのキーイベントはキーオン（押鍵）である
か否かを判別する（ステップＳ４１）。

【００１９】その結果、キーオンであれば、キーオンに
係るキーに対応するキーオンイベントフラグに“１”を
セットし（ステップＳ４２）、アサイン処理を行い（ス
テップＳ４３）、音源回路１１に対してキーオンイベン
トを出力して（ステップＳ４４）、図２のメインフロー
へリターンする。

【００２０】一方、キーイベントがキーオフであれば、
キーオフに係るキーに対応するキーオフイベントフラグ
に“１”をセットし（ステップＳ４５）、音源回路１１
に対してキーオフイベントを出力して（ステップＳ４
６）、図２のメインフローへリターンする。なお、上記
キーオン、キーオフのイベントフラグは、自動演奏処理
にて利用される。

【００２１】次に、図１のステップＳ５におけるパネル
スイッチ処理の詳細を図６のフローチャートに従って説
明する。このパネルスイッチ処理では、ＣＰＵ１は、ま
ず、スイッチイベントの有無を判別する（ステップＳ５
０）。その結果、スイッチイベントが無ければ、そのま
ま図２のメインフローへリターンする。

【００２２】一方、スイッチイベントが有れば、そのス
イッチイベントがダンパモード切換設定スイッチの操作
に基づくダンパモード切換であるか否かを判別する（ス
テップＳ５１）。その結果、ダンパモード切換であれ
ば、ＤＡＭＰフラグに“１”がセットされているか否か
を判別し（ステップＳ５２）、ＤＡＭＰフラグに“１”
がセットされておれば、“０”リセットを行なうと共に
ダンパペダル対応のＬＥＤを消灯して（ステップＳ５
３）、図２のメインフローへリターンする。一方、ＤＡ
ＭＰフラグに“１”がセットされていなければ、“１”
をセットすると共にダンパペダル対応のＬＥＤを点灯し
て（ステップＳ５４）、図２のメインフローへリターン
する。

【００２３】ステップＳ５１にて、スイッチイベントが
ダンパモード切換でないと判別されたときは、ソフトモ
ード切換であるか否かを判別する（ステップＳ５５）。
その結果、ソフトモード切換であれば、ＳＯＦＴフラグ
に“１”がセットされているか否かを判別し（ステップ
Ｓ５６）、ＳＯＦＴフラグに“１”がセットされておれ
ば、“０”リセットを行なうと共にソフトペダル対応の
ＬＥＤを消灯して（ステップＳ５７）、図２のメインフ
ローへリターンする。一方、ＳＯＦＴフラグに“１”が
セットされていなければ、“１”をセットすると共にソ
フトペダル対応のＬＥＤを点灯して（ステップＳ５
８）、図２のメインフローへリターンする。

【００２４】ステップＳ５５にて、スイッチイベントが
ソフトモード切換でないと判別されたときは、例えばス
タートスイッチ、ストップスイッチのオンによりＲＵＮ
フラグに“１”、または“０”をセットする、レコード
スイッチのオンによりＲＥＣフラグとＤＡＭＰフラグに
夫々“１”、または“０”をセットする、テンポ切換ス
イッチの切換操作により図４の処理を行うための割込み
周期を変更する等のその他のパネルスイッチ処理を行っ
て（ステップＳ５９）、図２のメインフローへリターン
する。

【００２５】なお、レコードスイッチのオンによりＤＡ
ＭＰフラグに“１”がセットされても、ダンパモード切
換設定スイッチが操作されたときは“０”リセットする
ことができる。すなわち、レコードスイッチのオンによ
りＲＥＣフラグに“１”がセットされ記録モードが設定
されたときは、自動的にＤＡＭＰフラグにも“１”がセ
ットされるが、このＤＡＭＰフラグは、ダンパモード切
換設定スイッチの操作により“０”リセットすることが
できる。

【００２６】次に、図１のステップＳ６におけるペダル
処理の詳細を図７のフローチャートに従って説明する。
このペダルスイッチ処理では、ＣＰＵ１は、まず、
“０”〜“７”の８段階で表現されたダンパペダル値を
ペダル検出回路７から取込み、そのダンパペダル値を今
回のダンパペダル値としてＮＤＡＭＰレジスタにセット
する（ステップＳ６０）。

【００２７】次に、ＤＡＭＰフラグに“１”がセットさ
れているか否かを判別する（ステップＳ６１）。その結
果、ＤＡＭＰフラグに“１”がセットされておれば、Ｎ
ＤＡＭＰレジスタにセットされたダンパペダル値が
“４”以上であるか否かを判別する（ステップＳ６
２）。その結果、“４”以上であれば、ＮＤＡＭＰレジ
スタに“７”をセットし（ステップＳ６３）、“４”よ
り小さければ、ＮＤＡＭＰレジスタに“０”をセットし
て（ステップＳ６４）、ステップＳ６５に進む。ステッ
プＳ６１にて、ＤＡＭＰフラグに“１”がセットされて
いないと判別されたときは、ステップＳ６２〜Ｓ６４を
スキップして、ステップＳ６５に進む。

【００２８】このようにＤＡＭＰフラグに“１”がセッ
トされているときは、ダンパペダル値の段階数は、
“０”〜“７”の８段階から“０”と“７”の２段階に
削減される。このようにダンパペダル値の段階数が削減
される場合としては、上記の説明から明らかなように、
レコードスイッチのオンにより記録モードを設定する際
に自動的にＤＡＭＰフラグに“１”がセットされる場合
と、ダンパモード切換設定スイッチの操作によりＤＡＭ
Ｐフラグに“１”がセットされる場合とがある。

【００２９】ステップＳ６５では、ＮＤＡＭＰレジスタ
内の今回のダンパペダル値と、ＰＤＡＭＰレジスタ内の
前回のダンパペダル値とが異なっているか否かを判別す
る。その結果、異なっておれば、ダンパイベントフラグ
に“１”をセットして（ステップＳ６６）、ＮＤＡＭＰ
レジスタ内の今回のダンパペダル値を音源回路１１に出
力する（ステップＳ６７）。そして、ＮＤＡＭＰレジス
タ内のダンパペダル値を前回のダンパペダル値とすべ
く、ＰＤＡＭＰレジスタにセットする（ステップＳ６
８）。次に、ソフトペダル処理を行って（ステップＳ６
９）、図２のメインフローへリターンする。

【００３０】ステップＳ６５にて、ＮＤＡＭＰレジスタ
内の今回のダンパペダル値と、ＰＤＡＭＰレジスタ内の
前回のダンパペダル値とが等しいと判別されたときは、
ステップＳ６６〜Ｓ６８をスキップして、ステップＳ６
９に進み、ソフトペダル処理を行う。なお、ソフトペダ
ル処理は、ペダル検出回路７から取込んだソフトペダル
値について、ステップＳ６０〜Ｓ６８と同様の処理を行
う。

【００３１】以上の説明から明らかなように、ダンパモ
ード切換設定スイッチ、ソフトモード切換設定スイッチ
の操作により、ダンパペダル値、ソフトペダル値を８段
階で出力したり、或いは段階数を減らして２段階で出力
したりするのを、任意に選択することができる。なお、
音源回路１１では、図８に示したように、ダンパペダル
値が小さいほど単位時間当たりの音量の減衰量が大き
く、ダンパペダル値が大きいほど単位時間当たりの音量
の減衰量が小さくなるようにリリースレートが変更され
る。また、音源回路１１では、ソフトペダル値に応じて
ＬＰＦ（ローパスフィルタ）のカットオフ周波数、音量
が制御される。

【００３２】次に、図１のステップＳ７における自動演
奏処理の詳細を図９のフローチャートに従って説明す
る。この自動演奏処理では、ＣＰＵ１は、まず、ＲＵＮ
フラグに“１”がセットされているか否かを判別する
（ステップＳ７０）。その結果、ＲＵＮフラグに“１”
がセットされていなければ、そのまま図２のメインフロ
ーへリターンする。一方、ＲＵＮフラグに“１”がセッ
トされておれば、更に、ＡＵＴＯフラグに“１”がセッ
トされているか否かを判別する（ステップＳ７１）。そ
の結果、ＡＵＴＯフラグに“１”がセットされていなけ
れば、そのまま図２のメインフローへリターンする。

【００３３】一方、ＡＵＴＯフラグに“１”がセットさ
れておれば、ＡＵＴＯフラグを“０”リセットして（ス
テップＳ７２）、ＲＥＣフラグに“１”がセットされて
いるか否かを判別する（ステップＳ７３）。その結果、
ＲＥＣフラグに“１”がセットされておれば、“１”が
セットされているイベントフラグの有無を判別する（ス
テップＳ７４）。その結果、“１”がセットされている
イベントフラグが有れば、レジスタＴＩＭＥ内の前回イ
ベント発生時点から現時点までの時間間隔、すなわち前
回と今回のイベント発生時間間隔をＲＡＭ３に書込む
（ステップＳ７５）。

【００３４】そして、レジスタＴＩＭＥを“０”リセッ
トして（ステップＳ７６）、“１”がセットされている
イベントフラグに対応するイベントデータをＲＡＭ３に
書込み（ステップＳ７７）、“１”がセットされている
各イベントフラグを“０”リセットして（ステップＳ７
８）、図２のメインフローへリターンする。なお、ステ
ップＳ７７にて書込まれるイベントデータのフォーマッ
トは、図１０に示したように、キーオン、ダンパ等のス
テータスと、ノートナンバ、ダンパペダル値等の値とを
有する形式となっている。

【００３５】ステップＳ７４にて、“１”がセットされ
ているイベントフラグが無いと判別されたときは、レジ
スタＴＩＭＥ内のイベント発生時間間隔をインクリメン
トして（ステップＳ８０）、図２のメインフローへリタ
ーンする。また、ステップＳ７３にて、ＲＥＣフラグに
“１”がセットされていないと判別されたときは、ＲＡ
Ｍ３に書込まれたイベントデータに基づいて自動演奏を
行うべく周知の再生処理を行い（ステップＳ７９）、図
２のメインフローへリターンする。

【００３６】このように、ダンパモード切換設定スイッ
チ、ソフトモード切換設定スイッチの操作により、ダン
パペダル値、ソフトペダル値を８段階で出力したり、或
いは段階数を減らして２段階で出力したりするのを任意
に選択することができるので、限られた容量のメモリを
有効に活用することができる。すなわち、例えばダンパ
ペダルやソフトペダルの操作情報の他に、ピッチベンダ
ー等の他の操作情報をも自動演奏情報として記録したい
ときは、ダンパペダル値、ソフトペダル値の段階数を減
らして２段階で出力させ、ダンパペダルやソフトペダル
の操作情報以外の他の操作情報は自動演奏情報として記
録しないときは、ダンパペダル値、ソフトペダル値を８
段階で出力させるように選択すればよい。

【００３７】なお、本発明は、上記の実施例に限定され
ることなく、例えば、ダンパペダル値、ソフトペダル値
を常に２段階で出力させるようにしてもよい。また、削
減されて出力される段階数は、元の段階数より少なけれ
ばよく、２段階以外の４段階等であってもよい。さら
に、段階数を任意に設定するようにしてもよい。また、
段階数を削減する操作情報は、ピットベンド、モジュレ
ーション、ボリューム等であってもよい。また、外部自
動演奏装置に対して段階数を削減した操作情報を出力し
たり、外部から操作情報を受取るときに段階数を削減し
て記録することも可能である。さらに、発生させる、或
いは記録する操作情報の形式を例えば次のように変更し
てもよい。すなわち、多段階の場合は、ステータス＝多
段階ダンパ、値＝０〜７とし、２段階の場合は、ステー
タス＝２段階ダンパ、値＝０または１というように、ス
テータスを異ならせてもよい。

【００３８】

【発明の効果】以上詳細に説明したように、本発明の電
子楽器によれば、所定の楽音制御機能について、自動演
奏情報としてダンパペダル、ソフトペダル等の操作情報
を記録するに当たって記憶されるデータ容量を所望によ
り低減し、メモリ容量の有効利用を図ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例による電子楽器の概略構成を
示すブロック図である。

【図２】演奏制御動作のメインルーチンを示すフローチ
ャートである。

【図３】ＳＣＡＮフラグのセット処理ルーチンを示すフ
ローチャートである。

【図４】ＡＵＴＯフラグのセット処理ルーチンを示すフ
ローチャートである。

【図５】鍵盤処理ルーチンを示すフローチャートであ
る。

【図６】パネルスイッチ処理ルーチンを示すフローチャ
ートである。

【図７】ペダル処理ルーチンを示すフローチャートであ
る。

【図８】ダンパペダル値に基づくリリースレートの値の
変更を説明するための説明図である。

【図９】自動演奏処理ルーチンを示すフローチャートで
ある。

【図１０】記録されるイベントデータのフォーマットを
説明するための説明図である。

【符号の説明】

１…ＣＰＵ ２…ＲＯＭ ３…ＲＡＭ ４…鍵盤 ６…ペダル ７…ペダル検出回路 ８…パネルスイッチ １１…音源回路 １２…タイマ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 順久 静岡県浜松市中沢町10番１号 ヤマハ株 式会社内 (72)発明者 藤田 広明 静岡県掛川市葛ケ丘１−11−２ (56)参考文献 特開 平４−25896（ＪＰ，Ａ) 特開 平２−134689（ＪＰ，Ａ) 特開 平６−266358（ＪＰ，Ａ) 実開 昭49−108035（ＪＰ，Ｕ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 各種の自動演奏情報を記憶する記憶手段
   と、所定の楽音制御機能について、 多段階、或いは連続量の
   楽音制御情報を発生する制御情報発生手段と、前記所定の楽音制御機能について当該制御機能毎に、 該
   制御情報発生手段にて発生された多段階、或いは連続量
   の楽音制御情報について当該楽音制御情報の段階数を維
   持するかまたは該段階数を削減するかのいずれかを設定
   する設定手段と、 該設定手段により前記段階数を維持することが設定され
   た場合は該段階数を維持する一方、前記設定手段により
   前記段階数を削減することが設定された場合は該段階数
   を削減する段階数制御手段と、 該段階数制御手段にて段階数が維持または削減された楽
   音制御情報を自動演奏情報として前記記憶手段に記憶さ
   せる記憶制御手段と、 を備えたことを特徴とする電子楽器。