JPH053599B2 - - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明は音程制御装置に関し、特にオーデイオ
信号の周波数を所望に変化させることによつて原
音と再生音との間の音程を制御する音程制御装置
に関するものである。

背景技術 オーデイオ信号をサンプリングしてデイジタル
化しこれを順次RAM（ランダムアクセスメモリ）
等の記憶手段に書込み、この書込まれたデータを
読出す周期を指令に応じて変化させることによつ
て、読出したデータから得られる再生オーデイオ
信号の周波数を変化させて音程を制御する音程制
御装置が、本願出願人により提案されている。

第１図はかかる装置の概略ブロツク図であり、
図において、１はRAMの読出しアドレスに所定
の一定数値ＭまたはＮを加算する加算器、２は加
算器１の出力とRAMの書込みアドレスを比較す
る比較器、３は比較器２の出力であるクロスフエ
ードスタート信号により、クロスフエード制御信
号を作り出すクロスフエード制御回路、４は記憶
装置としてのRAM及びラツチであり、書込みア
ドレスと読出しアドレス入力を有しており、マル
チプレクサ５によつて選択された２つの読出しア
ドレスＲ及びR′（R′＝Ｒ＋ＭまたはＲ＋Ｎ：Ｍ、
Ｎは任意の整数）により各々のデータをラツチす
る。６はクロスフエーダでありRAM及びラツチ
４からの２つの読出しデータをクロスフエーダ制
御回路３の出力によつて行ない、出力信号を得
る。

かかる構成において、読出しアドレスはマルチ
プレクサ５を通してRAM４に入力され、そのア
ドレスＲに対応したデータをラツチする。一方、
読み出しアドレスは加算器１により一定数値Ｍま
たはＮが加算され、これがアドレスR′（R′＝Ｒ＋
ＭまたはＲ＋Ｎ）となつて、マルチプレクサ５を
通してRAM４に入力され、アドレスR′に対応し
たデータをラツチする。また、加算器１で得られ
た出力R′と書込みアドレスが同一となつたとき
に、ＨレベルまたはＬレベルのクロスフエード信
号を出力する。このことは書込みクロツクと読出
しクロツクの速度の違いによる不連続性の予知を
行なつている。以下、この事項について第２図、
第３図と共に詳述する。

ここで例えば、読出しクロツクの速度が書込み
クロツクの速度より速い場合には、第２図のよう
に読出しアドレスＲより前方にR′（R′＝Ｒ＋Ｍ）
を設け、これが書込みアドレスと同一になれば、
アドレスＲが書込みクロツクのアドレスＷに近づ
いていることになる。一方、逆に書込みクロツク
の速度の方が速い場合には、第３図のように、読
出しアドレスＲより後方に検知用アドレス
R′（R′＝Ｒ＋Ｎ）を設ければよく、R′が後方に位
置するということは、減算を意味するが、アドレ
スはRAM内で循環すると考えられるので、回路
的には例えば、RAMの最大アドレス容量からＭ
を減じた値（RAM容量−Ｍ）をＮとして加算す
ればよい。この両者の場合において、比較器２の
出力によつて、読出しアドレスと書込みアドレス
が近づいたことが検出できるので、その時点より
クロスフエーダをかけるクロスフエード制御信号
を作り出し、RAM４で得られたアドレスＲに対
応するデータと、検出用アドレスR′に対応する
データとによつてクロスフエードを行なう。

尚、第２図、第３図において、一定数値Ｍは同
じ値を用いているが、互いに異なる数値であつて
もよい。

第４図は第１図の具体的構成を示す実施例であ
り、まず基本クロツクを３つの分周器７１，７
２，７３に入力することにより書込みクロツク
Ｗ、制御クロツクＣ及び読出しクロツクＲを作
り、各クロツクはタイミング回路８に入力され
る。タイミング回路８では、書込みやアドレス信
号と読出しアドレス信号の切換えや、２つのアド
レス信号Ｒ、R′の切換え、スイツチの制御など
を行なう信号を出力する。書込みクロツクＷによ
りタイミング回路８から書込みカウンタ１０に供
給し書込みアドレスを作り、読出しクロツクによ
りタイミング回路８から読出しカウンタ１１に供
給して読み出しアドレスＲを作る。読出しアドレ
スＲはマルチプレクサ５に直接入力されると共に
加算器１を通して検出アドレスR′を得、これを
マルチプレクサ５に入力する。書き込みカウンタ
１０とマルチプレクサ５の各出力はマルチプレク
サ９に入力され、また書込みカウンタ１０と加算
器１の各出力は比較器２により比較される。各マ
ルチプレクサ５，９はタイミング回路８からの制
御クロツクＣによつて切換制御される。

一方、入力信号はＡ／Ｄ変換器１２によりデジ
タル変換され、３ステートバツフア１３を通して
RAM４に供給される。RAM４のデータは読出
しアドレスＲと検出アドレスR′用の２系統の伝
送ラインに供給される。つまり、ラツチ１４Ｒ，
１４R′、Ｄ／Ａラツチ１５Ｒ，１５R′及びＤ／
Ａ変換器１６Ｒ，１６R′によつて各アドレスに
対応したアナログデータが得られ、これをクロス
フエード回路に入力する。

かかる構成において、第５図ａ乃至ｇに示すタ
イミングチヤートと共にその動作を説明する。

マルチプレツクサ９は第５図ａのタイミングで
書込みアドレスＷと読出しアドレスＲまたは
R′とのRAM４への切換えを行なつており、この
タイミングでタイミング回路８からの制御信号に
よりRAM４の書込み動作または読出し動作を行
なう。またラツチ１４Ｒは第５図ｂの立上りのタ
イミングでRAM４からアドレスＲに対応するデ
ータをラツチする。そしてマルチプレクサ５はこ
のタイミングより少し遅れて第５図ｃのタイミン
グでアドレスＲからR′へと読出しアドレスを切
換え、更に、これより少し遅れてマルチプレクサ
５がアドレスR′に切換つた後、第５図ｄのタイ
ミングでアドレスR′に対応するRAM４のデータ
をラツチ１４R′がこれをラツチする。そして、
各ラツチ１４Ｒ，１４R′でラツチされたデータ
は第５図ｇの立上りのタイミングでＤ／Ａラツチ
１５Ｒ，１５R′にそれぞれラツチされ、Ｄ／Ａ
変換器１６Ｒ，１６R′によりアナログデータに
変換され、クロスフエード回路６に入力される。

一方、マルチプレクサ９が第５図ａの書込みＷ
側に切替わつたら、RAM４に対して第５図ｅの
タイミングでＡ／Ｄ変換器１２からデジタル入力
信号がRAM４に書込みアドレスＷに対応する個
所に書き込まれる。従つて、RAM４のアドレス
は第５図ｆに示すような順になる。

そして、書込みカウンタ１０と加算器１の出力
である検知アドレスR′とを比較し、一致したら、
クロスフエード制御回路に出力し、この出力を６
に入力してアドレスＲとR′に対したRAMのデー
タをクロスフエードして出力する。

かかるクロスフエードの様子が第６図に示され
ており、読出しアドレスＲが書込みアドレスＷよ
りも大なる周波数を有する場合の例である。時刻
ｔ＝t₁〜t₃の間がクロスフエード状態であり、ｔ
＝t₃以降新データ（R′）となつていることが判
る。

かかる従来装置では、クロスフエードの制御を
アナログ信号に変換した後で行つているので、こ
のクロスフエードの形態を種々に制御することが
困難であり、また回路構成も複雑となる。特にク
ロスフエードの期間（t₁〜t₃）が読出し周波数に
対して一定に設定されているので、入力信号の種
類によつては音程変換後の再生音が非常に聞きづ
らく、またクロスフエードにおけるフエードイ
ン、フエードアウト制御が直線的に設定されてい
るので、音の歪みが大きくなるという欠点があ
る。

発明の概要 本発明は、クロスフエードの制御をデイジタル
信号の段階でなすようにしてクロスフエードの態
様を容易に制御可能とした音程制御装置を提供す
ることを目的としている。

本発明による音程制御装置は、アナログオーデ
イオ信号をデイジタル信号に変換して記憶装置に
このデイジタル信号を書込み、この書込み速度に
対して記憶装置からデイジタル信号を読出すため
の読出速度を変化させることによつてアナログオ
ーデイオ信号の音程を制御自在としてなる音程制
御装置を対象とし、その特徴とするところは、書
込み速度と読出し速度との相違に起因する読出し
データの不連続点を検知してその前後において記
憶装置から互いに異なる第１及び第２データを読
出す手段と、第１及び第２読出しデータに対して
クロスフエードをかけるクロスフエード制御手段
とを含み、このクロスフエード制御手段は、予め
複数の定数が格納された定数格納手段と、格納手
段から格納定数を導出する定数導出制御手段と、
この導出定数と第１及び第２データとを夫々乗算
してこれ等乗算結果を加算する演算手段とを有
し、この演算手段の出力をアナログ化して出力す
るよう構成されていることを特徴とする。

こうすることによつて、定数格納手段からの定
数導出態様を種々に制御可能となつて入力信号の
種類に応じたクロスフエード制御が可能となるも
のである。

実施例 以下、図面を用いて本発明の実施例を説明する
に、第７図は本発明の実施例のブロツク図であ
り、第１図と同等部分は同一符号により示す。

図において、デイジタル化された入力信号は
RAM４に書込まれる。RAM４からの読み出し
デイジタルデータはクロスフエーダ１７へ入力さ
れてクロスフエードがなされ、しかる後にＤ／Ａ
変換器１８においてアナログオーデイオ信号とな
つて出力される。クロスフエード制御回路３から
のクロスフエード制御信号に応答して、アドレス
発生回路２０が動作してメモリ２１の読出しアド
レスを発生する。このアドレスによつて、メモリ
２１から対応した定数Ａ、Ｂが順次導出されてク
ロスフエーダ１７へ供給される。このクロスフエ
ーダ１７では、RAM４からの読出しデータＲ、
R′と定数Ａ、Ｂとが夫々乗算され、この両乗算
結果が夫々加算されてＤ／Ａ変換器１８へ入力さ
れるようになつている。

第８図は第７図のクロスフエーダ１７に関する
部分の具体例を示すブロツク図であり、第７図と
同等部分は同一符号により示している。RAMか
らの読出しデータＲ、R′は乗算器８１，８２に
おいて、メモリ２１からの導出定数（係数）Ａ、
Ｂと夫々乗算されてＡ・Ｒ及びＢ・R′が得られ
る。これ等乗算結果は加算器８３において加算さ
れてＡ・Ｒ＋Ｂ・R′となり、この加算結果が
Ｄ／Ａ変換器１８へ供給されるのである。メモリ
２１には、予めデイジタルデータに対する乗算係
数Ａ、Ｂが夫々複数個格納されており、第６図に
おけるt1〜t3の間にこれ等係数が順次導出されて
デイジタルデータと乗算されるのである。よつ
て、この場合、データＲに対する係数Ａは順次小
となるように設定され、またデータR′に対する
係数Ｂは順次大となるように設定されている。

こうすることにより第６図に示したクロスフエ
ードが可能となるが、この場合、アドレス発生回
路２０の発生アドレスの速度を制御可能とするこ
とによつて、クロスフエードの発生期間（第６図
におけるt1〜t3）の長さが制御自在となる。この
アドレス発生の速度を制御する方法としては、例
えば、アドレスカウンタの入力であるクロツクの
発生速度（周波数）を制御自在とすれば良い。

また、係数Ａ、Ｂの値を変化させるようにする
ことによつて、例えば、第９図に示す様にクロス
フエードの形状を直線に限らず曲線状とすること
も可能である。この方法としては、アドレス発生
用のアドレスカウンタを適宜選択するようにして
メモリ２１内の読出し係数Ａ、Ｂを変えて導出係
数Ａ、Ｂを選択するようにすれば良い。

上記においては、Ｄ／Ａ変換器とＡ／Ｄ変換器
とを独立して設けているが、１つのＤ／Ａ変換器
と逐次比較型レジスタを用いてＡ／Ｄ、Ｄ／Ａ変
換動作を時分割で処理するようにしても良い。ま
た、各回路例は図示の例に限定されることなく
種々の変形が可能である。

発明の効果 本発明によれば、クロスフエードをデイジタル
信号の段階でなすようにしたので、クロスフエー
ドの状態を種々に変化させることが可能となり、
入力信号の種類に応じた音程制御が可能となる効
果がある。

【図面の簡単な説明】

第１図は本願出願人により提案中の音程制御装
置のブロツク図、第２図及び第３図は第１図の動
作を説明するためのRAM上における読み出しア
ドレスと書込みアドレスの位置対応を示す図、第
４図は第１図のブロツクの具体例を示す図、第５
図及び第６図は第４図の動作を説明するための
図、第７図は本発明の実施例のブロツク図、第８
図は第７図のブロツクの一部具体例のブロツク
図、第９図はその動作例を示す図である。 主要部分の符号の説明、１……加算器、２……
比較器、３……クロスフエード制御回路、４……
RAM及びラツチ、５……マルチプレクサ、１７
……クロスフエーダ、１８……Ｄ／Ａ変換器、２
０……アドレス発生回路、２１……係数メモリ。

Claims (1)

1. 【特許請求の範囲】 １ アナログオーデイオ信号をデイジタル信号に
   変換して記憶装置に前記デイジタル信号を書込
   み、この書込み速度に対して前記記憶装置からデ
   イジタル信号を読出すための読出速度を変化させ
   ることによつて前記アナログオーデイオ信号の音
   程を制御自在としてなる音程制御装置であつて、
   前記書込み速度と読出し速度との相違に起因する
   読出しデータの不連続点を検知してその前後にお
   いて前記記憶装置から互いに異なる第１及び第２
   データを読出す手段と、前記第１及び第２読出し
   データに対してクロスフエードをかけるクロスフ
   エード制御手段とを含み、前記クロスフエード制
   御手段は、予め複数の定数が格納された定数格納
   手段と、前記格納手段から格納定数を導出する定
   数導出制御手段と、この導出定数と前記第１及び
   第２データとを夫々乗算してこれ等乗算結果を加
   算する演算手段とを有し、この演算手段の出力を
   アナログ化して出力するよう構成されていること
   を特徴とする音程制御装置。 ２ 前記定数導出手段は、定数導出速度を制御自
   在に構成されていることを特徴とする特許請求の
   範囲第１項の音程制御装置。 ３ 前記定数導出制御手段は、定数導出のための
   アドレスを制御自在に構成されていることを特徴
   とする特許請求の範囲第１項または特許請求の範
   囲第２項の音程制御装置。