JP2905904B2 - 電子楽器の信号処理装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、電子楽器の信号処理装置に係り、特に、複
数の楽音処理を単一のICで実現可能な電子楽器の信号処
理装置に関する。

［従来の技術］ 近時、大量で高速のデータ演算が必要な楽音の生成に
係る部分は音源装置と呼ばれる専用装置構造のハードウ
ェアで行なわれており、マイクロコンピュータは楽器へ
の制御入力（鍵盤やコンソールパネルからの入力、MIDI
その他の外部制御入力、内部または外部の演奏メモリか
らの入力等）を処理し、音源装置に適したコマンドを音
源装置に転送する。

従来の音源装置は、要求させる機能が増大するにした
がって演算規模も増大していくこととなり、その結果、
複数のLSIに機能分担させて所望の総合機能を得るとい
う方法が一般化している。

［発明が解決しようとする課題］ ところが、最近では音源装置自体に種々の機能、例え
ば音源波形データをフィルタリングするフィルタ処理
（DCF）等や振幅制御処理（DCA）の機能が求められるよ
うになってきており、かかる機能が付加されていくと演
算規模も増大し、前述したように複数のLSIに機能分担
させざるを得ない。従って、複数のLSIを用いることで
コストの上昇を招き、またLSI間のデータ受渡しによる
設計の複雑化や処理速度の制限を招来してしまうという
問題点があった。

そこで本発明は、複数のLSIを用いることなく単一のL
SIで複雑な楽音処理を高能率で実現することができる電
子楽器の信号処理装置を提供することを目的とする。

［課題を解決するための手段］ 本発明による電子楽器の信号処理装置は、上記目的達
成のため、楽音特性を決定する係数を複数個記憶した係
数メモリと、係数メモリから読み出された係数に対して
種々の演算を施すために、少なくとも複数のセレクタ、
加減算器、乗算器および複数のレジスタを備えた回路要
素とを収容した単一のLSIにて形成され、前記係数メモ
リからの係数に基づいて外部から入力する音高データに
対応する音高周波数を有する楽音波形データを生成する
音高処理と、生成された楽音波形データをフィルタリン
グするフィルタ処理と、フィルタリングされた楽音波形
データにより発生する楽音の振幅レベルを制御する振幅
処理とを、楽音データを構成するサンプルを算出するた
めの１サイクルを複数に分割したタイミングのうちの１
或いは複数に、前記回路要素を割り当てることにより実
現し、前記サイクルを繰り返すことにより、フィルタリ
ングおよび振幅処理が施され、かつ、音高データに対応
する音高の楽音データを生成する。さらに、この信号処
理装置においては、前記サンプルが、複数のサイクルに
わたって音高処理、フィルタ処理および振幅処理を実行
することにより生成され、かつ、前記各処理のうちの少
なくとも二つが、１サイクル内で連続して実行される。

本発明にかかる信号処理装置が、楽音波形データに効
果を付与するエフェクト処理を実行できるように構成
し、エフェクト処理により残響効果などが付与されるよ
うにしても良い。

［作用］ 本発明の作用は次のとおりである。

音高処理、フィルタ処理、振幅処理が複数サイクルに
わたって実行され、かつ、これら処理のうちの少なくと
も二つが１サイクル内で連続して実行される。この場
合、各処理によるランダムな演算シーケンスは１ブロッ
クのDSPで時分割で集中演算される。

従って、複雑な楽音処理が１ブロックのDSPで集中的
に行なえることとなって、複数のLSIを用いることなく
１つのLSIで音高処理、フィルタ処理、振幅処理の各機
能が実現される。

［実施例］ 以下、本発明を図面に基づいて説明する。

第１実施例 第１図〜第22図は本発明に係る電子楽器の信号処理装
置の第１実施例を示す図であり、本実施例は電子楽器の
音源装置に適用した例である。

先ず、構成を説明する。第１図は電子楽器の音源装置
100の全体構成を示すブロック図である。第１図におい
て、100は単一のLSIで構成され、後述する各機能が有機
的に結合された電子楽器の音源装置（電子楽器の信号処
理装置）であり、この音源装置100は、楽音波形を生成
するための集中演算を行なうDSP（ディジタル信号処理
プロセッサ:Digital Signal Processor）101と、エンベ
ロープ演算を専用に行なってエンベロープを発生するエ
ンベロープジェネレータ102と、PCMデータ（波形デー
タ）を格納したPCM-ROM103との間でROMアドレス及びROM
データの授受を行なうとともに、DSP101との間でアドレ
ス、データ１及びデータ２の授受を行なってPCM-ROM103
とDSP101とをインタフェースする楽音データ読出回路10
4と、楽音生成に必要な各種パラメータを格納するRAMブ
ロック105と、外部のCPUとデータ（例えば、フィルタの
係数や乗数等の各パラメータ）のやりとりをするCPUイ
ンタフェース106と、外部からの基本クロックに基づい
て内部タイミングを生成するタイミングジェネレータ10
7とにより構成されている。

第２図は上記タイミングジェネレータ107からの出力
を示した図であり、電子楽器の音源装置100はこの図に
示す発音チャンネルCH、演算サイクルCY及び演算クロッ
クCKに従って信号波形や楽音波形を生成する。すなわ
ち、タイミングジェネレータ107からは０〜Ｆまでの楽
音サンプリング周期で複数の発音チャンネル（本実施例
では、16チャンネル）を管理する発音チャンネルCHと、
その各発音チャンネル毎に演算サイクルCYを管理する演
算サイクルと、各演算サイクル毎の演算結果を管理する
演算クロックCKが出力され、発音チャンネルCHの１周期
は楽音のサンプリング周期と等しいものである。

第３図は電子楽器の音源装置100の全体動作を示す機
能ブロック図であり、以下のような各機能ブロックによ
り構成されている。第３図おいて、音源装置100は、後
述する各部にエンベロープを供給するエンベロープジェ
ネレータ200（第１図のエンベロープジェネレータ102に
対応）と、PCM-ROM（波形ROM）103から楽音データを読
み出す楽音データ読出回路300（第１図のデータ読出回
路104に対応）と、所定のRAMデータを格納するRAMブロ
ック400（第１図のRAMブロック105に対応）と、PCMメモ
リアドレス歩進演算を行なうためのアドレスカウンタ回
路500と、PCMメモリデータの直線補間とフィルタ入力ボ
リューム乗算を行なうための補間回路600と、ディジタ
ルフィルタ処理を行なうためのディジタルフィルタ回路
700と、アンプエンベロープのレベル（瞬時値）を制御
するレベル制御回路800と、パンニング及び累算処理
し、左チャンネル（Lch）及び右チャンネル（Rch）出力
として出力する出力回路900とにより構成されている。

上記エンベロープジェネレータ200は、第６図にその
部分を抽出して拡大したブロック図を示すように、エン
ベロープの現在値を格納するＣ（カレント）−RAM201
と、CPUから送出されたエンベロープの到達レベル（す
なわち、目標値）を格納するＬ（レベル）−RAM202と、
CPUから送出されたエンベロープの歩進レイトを格納す
るＲ（レイト）−RAM203と、目標レベルと現在値を比較
して歩進の方向を決定し、その比較結果を後述する加減
算器205及びセレクタ207に出力する比較器204と、比較
器204からの指示に従って現在値から前記レイトを加算
若しくは減算する加減算器205と、加減算器205の出力が
前記レベルを超えたか否かを判別し、その判別結果をセ
レクタ207に出力する比較器206と、比較器204及び比較
器206からの指示により次の現在値を決定しC-RAM201に
送出するセレクタ207と、演算結果を演算クロックCKに
基づいてエンベロープ出力E₀としてDSP101に出力するレ
ジスタ208とにより構成されている。上記比較器204は、
エンベロープ到達レベルと現在値を比較して、例えばそ
のレベルが現在値よりも大きい場合は加算していくため
に加減算器205を加算器にするための信号を送る。ま
た、上記セレクタ207はL-RAM202の出力及び加減算器205
の算出出力を一致するまでラッチしておくもので、一致
しない場合はその結果をC-RAM201に送って現在値とし、
またC-RAM201の値はレジスタ208でクロックCKにより制
御させてエンベロープ出力E₀として出力される。なお、
レジスタ208のエンベロープ出力E₀は第７図にて示され
るが詳細については後述する。

上記楽音データ読出回路300は楽音データを格納した
波形ROM103から所望の楽音データを読み出すためのもの
で、第８図にその部分を抽出して拡大したブロック図を
示すように、DSP101のWW-RAM1002（第４図で後述）から
のアドレス情報とインクリメンタ303によりインクリメ
ントされた次のアドレスを示すアドレスを選択するセレ
クタ301と、セレクタ301からの出力を所定のクロックDA
CKに従ってROMアドレスとして外部の波形ROM103及びイ
ンクリメンタ303に出力するアドレスレジスタ302と、直
線補間用に、入力されたアドレスの次のアドレスをイン
クリメントして出力するインクリメンタ303と、前記ROM
アドレスにより波形ROM103から読み出されたROMデータ
が入力され、所定のクロックDNCK,DPCK（第９図参照）
に従ってデータ１（DN）、データ２（DP）としてDSP101
に送出するデータレジスタ304,305とにより構成されて
いる。

上記RAMブロック400は、第10図にその拡大ブロック図
を示すように、センターピッチデータPT（例えば、音階
の基準音の周波数が440Hzの場合、これに対応するアド
レスデータ）及び波形の読出しの終わりを表わすエンド
アドレスデータWEを格納するＦ（フリケンシー）−RAM4
01と、波形のループのスタートアドレスを表わすループ
幅WLを格納するＷ（ウェーブ）−RAM402と、左右のバラ
ンスを示すパンニングデータとなるLchボリュームLV、R
chボリュームRV、変化するエンベロープに対応して該当
する回路のレベルを変えるサブトーンボリュームGV、及
びディジタルフィルタ処理におけるクリップを防止して
適切なレベルに合わせるためのフィルタ入力ボリューム
FVを格納するＶ（ボリューム）−RAM403とにより構成さ
れ、上記３つのRAM（F-RAM401,W-RAM402,V-RAM403）に
は上記各データが各々発音チャンネル分（本実施例では
16チャンネル分）格納されている。ここで、W-RAM402に
格納されるループ幅WLは波形のループのスタートアドレ
スに対応するものである。そして、その読み出しのため
にカレントアドレス値WAが入力される。

上記アドレスカウンタ回路500は、第12図にその部分
を抽出して拡大したブロック図を示すように、RAMブロ
ック400のF-RAM401からのセンターピッチPTとエンベロ
ープジェネレータ200からピッチエンベロープ値PCを加
算してキーコードP1として出力する加算器501と、キー
コードP1を正の数値範囲でクリップして信号データP2と
して出力するクリッパー502と、音階を示すデシベル表
現とするために信号データを指数変換する指数変換器50
3と、音階指数変換の補間のための乗算と加算を行なう
乗算器504及び加算器505と、加算器505からの出力にカ
レントアドレスレジスタ510（後述）からのカレントア
ドレス値を加算してアドレス値P7として出力する加算器
506と、カレントアドレス値が加算されたアドレス値P7
と前記F-RAM401から読み出したエンドアドレスWEとを比
較してその比較結果をAENDフラグとしてセレクタ509に
出力する比較器507と、前記アドレス値P7から前記W-RAM
402から読み出したループ幅WLを減算して求められる減
算値P8をセレクタ509に出力する減算器508と、前記アド
レス値P7と減算値P8をAENDフラグに基づいて選択するセ
レクタ207と、加算されたアドレス値P7がエンドアドレ
スWEに到達していないときは、加算されたアドレスP7を
次回のカレントアドレスWAとし、エンドアドレスWEに到
達したときは、加算されたアドレスからループ幅WLを減
算した値P8をラッチして次回のカレントアドレスとして
WW-RAM1002に書き込むとともに、そのカレントアドレス
値を加算器506に出力するカレントアドレスレジスタ510
とにより構成されている。

上記補間回路600は、第14図にその部分を抽出して拡
大したブロック図を示すように、楽音データ読出回路30
0から送出されるデータ１（DN）、データ２（NP）の差
分値を演算する減算器601と、減算器601からの差分値D1
に前記WW-RAM1002から読み出したカレントアドレスの少
数部を乗算する乗算器602と、データ１（DN）に乗算器6
02からの乗算値D2を加算して直線補間値D3を出力する加
算器603と、RAMブロック400のV-RAM403から読み出した
フィルタボリュームFVを指数変換して指数変換値D4とし
て出力する指数変換器604と、直線補間演算された値D3
にフィルタボリュームFVの指数変換値D4を乗算して補間
回路600出力F₀としてFF-RAM1001に書き込む乗算器605と
により構成されている。

上記ディジタルフィルタ回路700は、第16図にその部
分を抽出して拡大したブロック図を示すように、前回の
処理データを格納する遅延レジスタ（DD1）701、前々回
の処理データを格納する遅延レジスタ（DD2）702、エン
ベロープジェネレータ200から出力されたフィルタ処理
の係数BCをハーフアダー（半加算）処理するハーフアダ
ー（HA）703、入力された信号を所定倍シフトさせるシ
フト回路704,705,706、乗算器707,708,709、加算器710,
711,712,712及び減算器714により構成されている。

上記レベル制御回路800は、第19図にその拡大ブロッ
ク図を示すように、前記RAMブロック400のV-RAM403から
読み出したサブトーンボリュームGVを指数変換して指数
変換値A1として出力する指数変換器801と、前記エンベ
ロープジェネレータ200からのアンプエンベロープACを
指数変換して指数変換値A3,A4として出力する指数変換
器802と、前記ディジタルフィルタ回路700からの出力F
₁₀にサブトーンボリュームGVの指数変換値A1を乗算して
乗算値A2を出力する乗算器803と、アンプエンベロープA
Cの指数変換値A3,A3を補間するための乗算器804及び加
算器805と、前記乗算器A2に加算器805からの補間出力A6
を乗算してレベル制御回路800出力G₀として出力する乗
算器806とにより構成されている。

上記出力回路900は、第21図にその拡大ブロック図を
示すように、前記RAMブロック400のV-RAM403から読み出
したLchボリュームLV、RchボリュームRVを夫々指数変換
する指数変換器901,902と、各々の指数変換値O1,O2にレ
ベル制御回路800出力G₀を乗算する乗算器903,904と、乗
算器903,904の出力O3,O4を個別に累算して累算データA
L,ARとして出力する累算器905,906と、その累算数に応
じたシフト量でシフトして最終楽音出力AL′,AR′とし
て出力するシフト回路907,908とにより構成されてい
る。

第４図はDSP101の内部構成を示す図である。

第４図において、FF-RAM1001はフィルタの遅延レジス
タ（DD1）701,（DD2）702及びデータバッファG₀,F₀のデ
ータを発音チャンネル分格納するメモリであり、WW-RAM
1002はPCMメモリ（波形ROM103）の小数部付きカレント
アドレスWAを発音チャンネル分格納するメモリである。
FF-RAM1001の出力は出力用ラッチ（YL）1003及びセレク
タ（FF0）1004に供給される。前記F-RAM401からの出力F
R0はセレクタ（FF0）1004に入力され、セレクタ（FF0）
1004はFF-RAM1001の出力及びF-RAM401の出力を選択して
レジスタ（FFR）1005に出力する。WW-RAM1002の出力は
セレクタ（WW0）1006に供給されるとともに、セレクタ
（WW0）1006には更にW-RAM402からの出力WR0が入力さ
れ、セレクタ（WW0）1006はこれらの出力を選択してレ
ジスタ（WWR）1007に出力する。また、前記V-RAM403か
らの出力VR0はレジスタ（VVR）1008に入力されてラッチ
される。レジスタ（FFR）1005の出力及び後述するセレ
クタ（A0）1029の出力は比較器（CMP）1009に入力さ
れ、比較器（CMP）1009はこれらの出力に基づいてPCMメ
モリ用アドレスの歩進範囲を判別する。前記ラッチ（Y
L）1003、レジスタ（FFR）1005、レジスタ（WWR）100
7、レジスタ（VVR）1008からの出力とエンベロープジェ
ネレータ200からのエンベロープ出力E₀及び楽音データ
読出回路300からのデータ出力DN（データ１）、DP（デ
ータ２）は後述する各レジスタ及びセレクタからの出力
とともにORゲートからなる乗算入力セレクタ（M0）101
1,（M1）1012、第１加減算入力セレクタ（K0）1013,（K
1）1016、シフトクリッパ入力セレクタ（S0）1017、指
数変換入力セレクタ（E0）1018、汎用レジスタ入力セレ
クタ（X0）1019の各入力端子に入力される。ここで、セ
レクタ（M0）1011にはレジスタ（WWR）1007から小数部
の出力データが入力され、またセレクタ（K0）1015及び
セレクタ（X0）1019にはレジスタ（WWR）1007から全部
（FULL）の出力データが入力される。また、セレクタ
（X0）1019の入力端子側にはハーフアダー（HA）1010が
接続されており、前記エンベロープ出力E₀はハーフアダ
ー（HA）1010を介してセレクタ（X0）1019に入力され
る。乗算入力セレクタ（M0）1011,（M1）1012からの出
力は乗算器（MPY）1020に入力され、乗算器（MPY）1020
により乗算されてその乗算結果は乗算出力レジスタ（M
R）1021に格納される。乗算出力レジスタ（MR）1021の
出力はセレクタ（M0）1011、セレクタ（J0）1013、セレ
クタ（K1）1016、セレクタ（S0）1017及びセレクタ（X
0）1019に供給される。また、第１加減算入力セレクタ
（J0）1013,（J1）1014からの出力は第１加減算器1022
に入力され、第１加減算器1022により加減算されてその
演算結果は第１加減算出力レジスタ（JR）1023に格納さ
れる。第１加減算出力レジスタ（JR）1023の出力はセレ
クタ（M1）1021、セレクタ（J1）1014、セレクタ（K1）
1016、セレクタ（S0）1017及びセレクタ（X0）1019に供
給される。

また、第２加減算入力セレクタ（K0）1015の出力は前
記WW-RAM1002に入力されるととに第２加減算器1024に入
力され、また第２加減算入力セレクタ（K1）1016の出力
はそのまま入力されて第２加減算器1024で加減算され、
その演算結果は第２加減算出力レジスタ（KR）1025,（K
L）1026,（AL）1027,（AR）1028に格納される。ここ
で、上記出力レジスタ（KL）1026は、第２加減算出力レ
ジスタ（KR）1025の出力をラッチするラッチ回路であ
る。第２加減算出力レジスタ（KR）1025,（KL）1026,
（AL）1027,（AR）1028の出力は第２加減算出力セレク
タ（A0）1029を介してセレクタ（K0）1015、セレクタ
（S0）1017及び比較器（CMP）1009に供給される。ま
た、シフトクリッパ入力セレクタ（S0）1017の出力は前
記FF-RAM1001に入力されるととももにシフトクリッパー
（S/C）1030を介してシフトクリッパ出力レジスタ（S
R）1031に格納される。シフトクリッパ出力レジスタ（S
R）1031の出力はセレクタ（M1）1021、セレクタ（J0）1
013、セレクタ（E0）1018及びセレクタ（X0）1019に供
給されるとともに、ラッチ回路からなるレジスタ（OL）
1032、レジスタ（OR）1033に入力され、このレジスタ
（OL）1032、レジスタ（OR）1033から左チャンネル（Lc
h）、右チャンネル（Rch）出力として出力される。ま
た、指数変換入力セレクタ（E0）1018の出力は指数変換
器（EXP）1034に入力され、指数変換器（EXP）で指数変
換されて指数変換出力レジスタ（ER）1035及び指数小数
変換出力レジスタ（TR）1036に格納される。指数変換出
力レジスタ（ER）1035の出力はセレクタ（M0）1011及び
セレクタ（X0）1019に供給されるとともに、指数変換出
力レジスタ（TR）1036の出力はセレクタ（M1）1012に供
給される。また、汎用レジスタ入力セレクタ（X0）1019
の出力はラッチ回路からなる汎用レジスタ（XL）1037を
介して汎用レジスタ出力レジスタ（XR）1038に格納さ
れ、汎用レジスタ出力レジスタ（XR）1038の出力はセレ
クタ（J1）1014、セレクタ（K1）1016及びセレクタ（S
0）1017に供給される。

次に、本実施例の動作を説明する。

第５図はDSP101における信号の流れを総合的に示すタ
イミングチャートである。以下このタイミングチャート
及びこのタイミングチャートから該当する信号を抽出し
たタイミングチャート（第13図、第15図、第18図、第20
図、第22図参照）に従って音源装置100の各機能ブロッ
クの処理動作を述べる。

先ず、第５図は１つの発音チャンネルCH（ここでは最
初の発音チャンネル）における信号の流れを示すタイミ
ングチャートであり、このタイミングチャートは演算サ
イクルCY（ここでは０〜Ｆまでの16サイクル）で読み出
されて各セレクタ、レジスタに格納される信号データ値
の流れを表わしている。すなわち、同図中、行方向には
０〜Ｆまでの16サイクルの演算サイクルが示されるとと
もに、列方向には順にDSP101のFF-RAM1001,FF-RAMの出
力用レジスタFFR,FF-RAMの出力用ラッチYL,WW-RAM1002,
WW-RAMの出力用レジスタWWR,V-RAMの出力をラッチする
レジスタVVR、指数変換入力セレクタE0波形ROMから読み
出されたデータ１（DN）、波形ROMから読み出されたデ
ータ２（DP）、乗算入力セレクタM0,M1、乗算出力セレ
クタMR、第１加減算入力セレクタJ0,J1、第１加減算出
力レジスタJR、第２加減算入力セレクタK0,K1、第２加
減算入力レジスタKR,KL,AL,AR、第２加減算入力セレク
タA0、シフトクリッパ入力セレクタS0、シフトクリッパ
出力レジスタSR、指数変換入力セレクタE0、指数変換出
力レジスタER、指数小数変換出力レジスタTR、汎用レジ
スタ入力セレクタX0、汎用レジスタ出力レジスタXRが示
されている。従って、あるサイクルにおける上記セレク
タ（レジスタ）の位置を見ればその時点におけるセレク
タ（レジスタ）の内容を知ることができる。例えば、サ
イクル０のときFF-RAM1001からはデータDD1₀が読み出さ
れることを示し、サイクル１ではデータDD2₀が読み出さ
れることを示している。また、このサイクル１では同時
にレジスタFFRに上記データDD1₀が格納され、また、WW-
RAMからカレントアドレス値WA₀が読み出され、エンベロ
ープジェネレータからは係数BCが送出され、更に、乗算
入力セレクタM0には前回のサイクルにおけるレジスタFF
Rの値が格納され、M1にはエンベロープ出力E₀が格納さ
れ、セレクタX0には（E₀＋0.25）が格納されることが示
されている。

第６図は、第３図のエンベロープジェネレータ200の
部分を抽出したブロック図であり、第７図はエンベロー
プジェネレータ200のレジスタ208の出力E₀を示すタイミ
ングチャートである。第７図に示すようにエンベロープ
ジェネレータ200のレジスタ208からは出力E₀として発音
チャンネル０のサイクル１でフィルタ係数BC₀（ここ
で、₀はチャンネル０で示す、以下同様）が、サイクル
２でフィルタ係数CC₀が、サイクル５でピッチエンベロ
ープPC₀が、サイクル８でアンプエンベロープAC₀がそれ
ぞれ出力される。なお、同図中のハッチング部分はレジ
スタ208から信号データが出力されないハイインピーダ
ンス状態（Ｚ状態）であることを示している。

このように、エンベロープジェネレータ200では各発
音チャンネル毎にアンプエンベロープ、ピッチエンベロ
ープ、フィルタエンベロープが演算され、フィルタエン
ベロープではフィルタ乗算器の係数B,Cがエンベロープ
ジェネレータ200によって演算される。

第８図は、第３図の楽音データ読出回路300の部分を
抽出したブロック図であり、第９図は楽音データ読出回
路300の演算処理のタイミングチャートである。

第８図において、DSP101アドレス情報WA₀は第９図に
示すように演算サイクルの２番目（サイクル２）でセレ
クタ301に入力される。このアドレスセレクタ301にはイ
ンクリメンタ303から直線補間で用いるもう１つのデー
タ用のアドレスが入力され、第９図に示すタイミングで
アドレス情報WA₀とインクリメンタ303出力とが出力され
る。アドレスセレクタ301の出力はアドレスレジスタ302
でラッチされ、第９図に示すクロックDACKの立ち上がり
に同期してROMアドレスとして外部に（すなわち、波形R
OM103に）出力されるとともに、インクリメンタ303に入
力されここでインクリメントされてセレクタ301に出力
される。第９図に示すROMアドレスの入力によって波形R
OM103から読み出されたROMデータはデータレジスタ304,
305に入力されてここで保持され、第９図に示すような
クロックDNCK及びクロックDPCKに同期してデータ１（D
N）、データ２（DP）としてDSP101に送出される。

第10図は、第３図のRAMブロック400部分を抽出したブ
ロック図であり、第11図はRAMブロック400のF-RAM401,W
-RAM402,V-RAM403の出力タイミングチャートである。

第11図に示すようにF-RAM401からはアドレスFAに従っ
て４番目のサイクルと４番目のサイクルの間でセンター
ピッチデータPT₀,PT₁（PT₁は発音チャンネル１のセンタ
ーピッチデータを示す）が出力され、サイクルＡとサイ
クルＢの間でエンドアドレスデータWE₀が出力される。
また、W-RAM402からはカレントアドレスWAに従ってサイ
クルＡとサイクルＢの間でループ幅WL₀が出力される。
また、V-RAM403からはアドレスVAに従ってサイクル２と
サイクル３の間でLchがボリュームLV₀が、サイクル３と
サイクル４の間でRchボリュームRV₀が、サイクル８とサ
イクル９の間でサブトーンボリュームGV₀が、サイクル
ＣとサイクルＤの間でフィルタ入力ボリュームFV₀がそ
れぞれ出力される。このように各データをサイクルとサ
イクルの間の半サイクルで出力するようにしているの
は、半サイクル早めに出力することによってDSP101で行
なわれる信号処理に確実にデータを供給しておくように
するためである。なお、半サイクルで出力されるのは本
実施例では第11図だけである。

第12図は、第３図のアドレスカウンタ回路500の部分
を抽出したブロック図であり、第13図はアドレスカウン
タ回路500の演算処理のタイミングチャートである。

第13図に示すタイミングチャートは前記第５図に示し
た総合タイミングチャートからアドレスカウンタ回路50
0を実現する際に必要となるセレクタ（レジスタ）を抽
出したものである。また、第12図及び第13図中〜は
処理動作中の状態又は信号データの流れを説明するため
の符号である。

先ず、０チャンネルの５サイクル目（単に、サイクル
５という、以下同様）で出力用レジスタ（FFR）1005に
Ｆ−RAM401から読み出したセンタピッチデータPT₀をセ
ットするとともに、指数変換入力レジスタ（E0）1018に
前記エンベロープジェネレータ200からのピッチエンベ
ロープ値PC₀をセットする。次いで、サイクル６でレジ
スタ（FFR）1005にセットされたセンタピッチデータPT₀
レジスタ（E0）1018にセットされたピッチエンベロープ
値PC₀を加算してキーコードP1として第１加減算出力レ
ジスタ（JR）1023にセットする（参照）。すなわち、
第12図に示すように、加算器501に入力されたセンタ
ピッチデータPT₀にピッチエンベロープ値PC₀を加算して
データP1としてクリッパー502に出力する処理に対応す
る。次いで、サイクル７でレジスタ（JR）1023にセット
されたキーコードP1をシフトクリッパー502で正の数値
範囲でクリップして信号データP2としてシフトクリッパ
ー出力レジスタ（SR）1031にセットする（参照）。次
いで、サイクル８でレジスタ（SR）1031にセットされた
信号データP2をデシベル表現するために指数変換器1034
で指数変換してその整数部を整数部データP3として指数
変換出力レジスタ（ER）1035に、また小数値算出のため
に整数部データP4として指数小数変換出力レジスタ（T
R）1036にそれぞれセットする（参照）。サイクル９
ではレジスタ（ER）1035にセットされた整数部データP3
とレジスタ（TR）1036にセットされた整数部データP4と
を乗算してその乗算結果を小数部データP5として乗算出
力セレクタ（MR）1021にセットする（参照）ととも
に、レジスタ（ER）1035の整数部データP3を汎用レジス
タ出力レジスタ（XR）1038に移す。次いで、サイクルＡ
で汎用レジスタ出力レジスタ（XR）1038にセットされた
整数部データP3に乗算出力セレクタ（MR）1021にセット
された小数部データP5を加算してその加算値P6を第１加
減算出力レジスタ（JR）1023にセットする（参照）と
ともに、出力用レジスタ（WWR）1007にWW−RAM1002のア
ドレス値WA₀をセットする。すなわち、第12図に示す
ように乗算器504で指数変換器503から出力された整数部
データP4に整数部データP3を乗算して小数部データP5を
算出し、これを加算器505で前記整数部データP3に加算
して加算値P6を出力する処理に対応する。次いで、サイ
クルＢで第１減算出力レジスタ（JR）1023にセットされ
た加算値P6に出力レジスタ（WWR）1007のアドレス値WA
を加算してその加算値P7を第２加減算出力レジスタ（K
R）1025にセットし、（参照）、その半サイクル後出
力レジスタ（KR）1025にセットされた加算値P7を第２加
減算出力レジスタ（KL）1026に移す。出力レジスタ（K
L）1026に移された加算値P7はそれ以後のサイクルでも
出力レジスタ（KL）1026に保持される。これは第13図の
該当するレジスタ位置に区切バーがないことにより示さ
れている（以下、同様）。また、サイクルＢでは出力用
レジスタ（FFR）1005にＦ−RAM401から読み出したエン
ドアドレスWEをセットするとともに、出力用レジスタ
（WWR）1007にＷ−RAM402から読み出したループ幅WL₀を
セットしておく。次いで、サイクルＣで出力用レジスタ
（WWR）1007にセットされたループ幅WL₀を汎用レジスタ
出力レジスタ（XR）1038に移して次のサイクルＤまで保
持するとともに、比較器（CMP）1009で出力レジスタ（K
L）1026にセットされている加算値P7と出力用レジスタ
（FFR）1005にセットされているエンドアドレスWEとを
比較してその比較結果を読み出しエンドアドレスAENDと
して保持する。サイクルＥでは出力レジスタ（KL）1026
にセットされている加算値P7から出力レジスタ（XR）10
38にセットされたループ幅WL₀を減算してその減算値P8
を出力レジスタ（KR）1025にセットする（参照）とと
もに、セレクタ509で出力レジスタ（KR）1025にセット
された減算値P8と出力レジスタ（KL）1026にセットされ
た加算値P7とを前記エンドアドレスAENDに従って選択し
てその選択結果を新しいアドレス値WA₀としてWW-RAM100
2に書き込む。このように第４図に示したDSP101上で第1
3図に示すような信号データ処理を行なうと第３図及び
第12図に示すアドレスカウンタ回路500が実現でき、所
望のアドレス作成が可能になる。

第14図は、第３図の補間回路600の部分を抽出したブ
ロック図であり、第15図は補間回路600の演算処理のタ
イミングチャートである。

第15図に示すタイミングチャートは前記第５図に示し
た総合タイミングチャートから補間回路600を実現する
際に必要となるセレクタ（レジスタ）を抽出したもので
ある。また、第14図及び第15図中〜は処理動作中の
状態又は信号データの流れを説明するための符号であ
る。

先ず、サイクル６で波形ROM103から読み出されたデー
タ１（DN₀）が入力され、サイクル９でデータ２（DP₀）
が入力される。次いで、サイクルＣでデータ２（DP₀）
からデータ１（DN₀）を減算してその減算値D1を第１加
減算出力レジスタ（JR）1023にセットする（参照）と
ともに、出力用レジスタ（WWR）1007に前記アドレス値W
A₀をセットする。すなわち、第14図に示すように減算
器601で楽音データ読出回路300から送出されたデータ２
（DP）からデータ１（DN）を減算して直線補間のための
差分値D1を算出する処理に対応する。次いでサイクルＤ
でラッチ用レジスタ（VVR）1008にV-RAM403から読み出
したフィルタボリュームFV₀をセットするとともに、出
力レジスタ（JR）1023にセットされた減算値D1に出力用
レジスタ（WWR）1007にセットされたアドレス値WA₀を乗
算してその乗算値D2に乗算出力セレクタ（MR）1021にセ
ットする（参照）。次いで、サイクルＥで入力された
データ（DN₀）に乗算出力セレクタ（MR）1021にセット
された乗算値D2を加算してその加算値D3を第１加減算出
力レジスタ（JR）1023にセットする（参照）ととも
に、指数変換器（EXP）1034によりラッチ用レジスタ（V
VR）1008にセットされたフィルタボリュームFV₀を指数
変換してその指数変換値D4を指数変換出力レジスタ（E
R）1035にセットする（参照）。すなわち、第14図
、に示すように減算器601によって求められた差分
値D1に乗算器602でカレントアドレス値WAを乗算して直
線補間のためのに小数部に相当する乗算値D2を求め、加
算器603で前記入力データ１（DN）に上記乗算値D2を加
算して直線補間出力D3を出力する処理に対応する。次い
で、サイクルＦで出力レジスタ（JR）1023にセットされ
た加算値D3に指数変換出力レジスタ（ER）1035にセット
された指数変換値D4を乗算してその乗算値を補間出力F₀
として乗算出力セレクタ（MR）1021にセットする（参
照）とともに、乗算出力セレクタ（MR）1021にセットさ
れた補間出力F₀をFF-RAM1001に書き込む。このようにし
て、第３図及び第14図に示す補間回路600が実現でき、
波形ROM103から読み出したデータが適切に補間されて出
力されることになる。

第16図は、第３図のディジタルフィルタ回路700の部
分を抽出したブロック図であり、第17図はそのディジタ
ルフィルタを展開して得られるフィルタの仮想ブロック
図である。第17図においてフィルタ750は、遅延素子75
1,752、入力された信号を所定倍シフトさせるシフト回
路753,754,755、入力された信号に所定の係数を乗算す
る乗算器756,757,758,減算器759及び加算器760,761,762
から構成されており、シフト回路753,754,755は夫々４
倍、1/2倍、８倍の倍率で入力された信号をシフトす
る。また、乗算器757には係数BC＝B/4が供給され乗算器
758には係数CC＝C/4が供給されるとともに、乗算器756
には次式（１）により算出される係数Ｋが供給される。

Ｋ＝BC＋CC＋0.25 …（１） 但し、BC＝B/4 CC＝C/4 ここで、乗算器756に供給される係数Ｋは回路のレベ
ルをクリップさせないために設けられるもので、ディジ
タルフィルタ回路700の入力段に乗算器756を設けること
によってレベルを下げておき、最終的には下げたレベル
に対応するレベルを後段のシフト回路755によって戻す
ようにしている。なお、前記第16図のハーフアダー（H
A）703は上記（１）式中の“0.25"の演算を行なうため
のものである。

第18図はディジタルフィルタ回路700の演算処理のタ
イミングチャートであり、このタイミングチャートは前
記第５図に示した総合タイミングチャートからディジタ
ルフィルタ回路700を実現する際に必要となるセレクタ
（レジスタ）を抽出したものである。また、第16図、第
17図及び第18図中〜は処理動作中の状態又は信号デ
ータの流れを説明するための符号である。

先ず、サイクル１でFF-RAMの出力用レジスタ（FFR）1
005に１サイクル前のデータDD1をセットし、指数変換入
力セレクタレジスタ（E0）1018にエンベロープジェネレ
ータ200から出力されたフィルタ処理の係数BC₀をセット
する。次いで、サイクル２で出力用レジスタ（FFR）100
5にセットされた前のデータDD1₀にセレクタ（E0）1018
にセットされた係数BC₀を乗算してその乗算値F1を乗算
出力セレクタ（MR）1021にセットする（参照）ととも
に、入力セレクタ（E0）1018にセットされた係数BC₀を
ハーフアダー（HA）1010を通して半加算してその半加算
値F₀を汎用レジスタ出力レジスタ（XR）1038にセットす
る（参照）。すなわち、第16図、に示すように遅
延レジスタ（DD1）701から出力された前のデータDD1に
フィルタ処理の係数BC₀を乗算器707で乗算して乗算値F1
を出力し、また係数BC₀をハーフアダー（HA）703で半加
算して半加算値F₀を出力する処理に対応する。また、上
記サイクル２では出力用レジスタ（FFR）1005に２サイ
クル前のデータをDD2₀セットし、指数変換入力セレクタ
（E0）1018にフィルタ処理の係数CC₀をセットしてお
く。次いで、サイクル３で出力用レジスタ（FFR）1005
にセットされた２サイクル前のデータDD2₀にセレクタ
（E0）1018にセットされた係数CC₀を乗算してその乗算
値F2を乗算出力セレクタ（MR）1021にセットする（参
照）とともに、入力セレクタ（E0）1018にセットされた
係数CC₀に汎用レジスタ出力レジスタ（XR）1038にセッ
トされた半加算値F₀を加算してその加算値を係数Ｋとし
て第１加減算出力レジスタ（JR）1023にセットする（
参照）。また、サイクル３では出力用レジスタ（FFR）1
005に補間回路600からの補間出力F₀をセットし、乗算出
力セレクタ（MR）1021にセットされている乗算値F1を出
力レジスタ（XR）1038に移す。すなわち、第16図、
に示すように遅延レジスタ（DD2）702から出力された２
つ前のデータDD2にフィルタ処理の係数CC₀を乗算器708
で乗算して乗算値F2を出力するとともに、係数CC₀をハ
ーフアダー（HA）703の出力F₀を加算器710で加算するこ
とによって前記第（１）式に従って係数Ｋを算出する処
理に対応する。サイクル４では出力レジスタ（XR）1038
にセットされた乗算値F1に乗算出力セレクタ（MR）1021
にセットされた乗算値F2を加算してその加算値F3を出力
レジスタ（JR）1023にセットする（参照）とともに、
出力用レジスタ（FFR）1005にセットされた補間出力F₀
とサイクル３で出力レジスタ（JR）1023にセットされた
係数Ｋを乗算してその乗算値F4を乗算出力セレクタ（M
R）1021にセットする（参照）。すなわち、第17図
、に示すように加算器711で乗算値F1に乗算値F2を
加算して加算値F3を出力し、また係数Ｋに補間出力F₀を
乗算器709で乗算して乗算値F4を出力する処理に対応す
る。次いで、サイクル５で出力レジスタ（JR）1023にセ
ットされた加算値F3から乗算出力セレクタ（MR）1021に
セットされた乗算値F3を減算してその減算値F5を出力レ
ジスタ（JR）1023にセットする（参照）。次いで、サ
イクル６で出力用レジスタ（FFR）1005に２サイクル前
のデータDD2₀をセットし、出力レジスタ（JR）1023にセ
ットされた減算値F5をシフトクリッパ（S/C）1030でク
リップしてクリッパ出力F6としてシフトクリッパ出力レ
ジスタ（SR）1031にセットする（参照）。すなわち、
第16図に示すように減算値F5はシフト回路704で４倍
にシフトされる。次いで、サイクル７で出力用レジスタ
（FFR）1005にセットされたデータDD2₀に出力レジスタ
（SR）1031にセットされたクリッパ出力F6を加算して加
算値F7として出力レジスタ（JR）1023にセットする（
参照）とともに、シフトクリッパ出力レジスタ（SR）10
31にセットされているクリッパ出力F6を汎用レジスタ出
力レジスタ（XR）1038に移す。このレジスタ出力レジス
タ（XR）1038に移されたクリッパ出力F6は次のサイクル
８も保持される。次いで、サイクル８で出力用レジスタ
（FFR）1005に前のデータDD1₀をセットし、汎用レジス
タ出力レジスタ（XR）1038に格納されているクリッパ出
力F6をFF-RAM1001に書込み（参照）、出力レジスタ
（JR）1023にセットされた加算値F7をシフトクリッパー
（S/C）1030でクリップしてクリッパ出力F6としてシフ
トクリッパ出力レジスタ（SR）1031にセットする（参
照）。すなわち、第16図、に示すようにシフトクリ
ッパ出力F6は遅延レジスタ（DD1）701に戻される一方、
加算値F7はシフト回路705で1/2倍にシフトされる。次い
で、サイクル９で出力用レジスタ（FFR）1005にセット
されたデータDD2₀に出力レジスタ（SR）1031にセットさ
れたクリッパ出力F8を加算して加算値F7として出力レジ
スタ（JR）1023にセットする（参照）。次いで、サイ
クルＡで出力レジスタ（JR）1023にセットされた加算値
F9をシフトクリッパー（S/C）1030でクリップしてディ
ジタルフィルタ回路700出力F10としてシフトクリッパ出
力レジスタ（SR）1031にセットする（参照）。すなわ
ち、第16図に示すように加算値F9はシフト回路706で
８倍にレベルシフトされることになり、信号レベルはフ
ィルタ回路700に入力されたときのレベルに近いものに
戻される。このように、第４図に示したDSP101上で第18
図に示すような信号データ処理を行なうと第16図及び第
17図に示すディジタルフィルタ回路700が実現でき、様
々な波形の制御が可能になる。

第19図は、第３図のレベル制御回路800の部分を抽出
したブロック図であり、第20図はレベル制御回路800の
演算処理のタイミングチャートである。

第20図に示すタイミングチャートは前記第５図に示し
た総合タイミングチャートからレベル制御回路800を実
現する際に必要となるセレクタ（レジスタ）を抽出した
ものである。また、第19図及び第20図中〜は処理動
作中の状態又は信号データの流れを説明するための符号
である。

先ず、サイクル８で指数変換入力レジスタ（E0）1018
にエンベロープジェネレータ200から出力されたアンプ
エンベロープAC₀をセットする。次いで、サイクル９でV
-RAM403の出力をラッチするレジスタ（VVR）1008にV-RA
M403からのサブトーンボリュームGV₀をセットするとと
もに、指数変換入力セレクタ（E0）1018にセットされた
アンプエンベロープAC₀をデシベル表現にするために指
数変換器（EXP）1034で指数変換してその整数部を整数
部データA3として指数変換出力レジスタ（ER）1035に、
また小数値算出のために整数部データA4として指数小数
変換出力レジスタ（TR）1036にそれぞれセットする（
参照）。サイクルＡではレジスタ（ER）1035にセットさ
れた整数部データA3とレジスタ（TR）1036にセットされ
た整数部データA4とを乗算してその乗算結果を小数部デ
ータA5として乗算出力セレクタ（MR）1021にセットする
（参照）とともに、レジスタ（ER）1035の整数部デー
タA3を汎用レジスタ出力レジスタ（XR）1038に移す。ま
た、サイクルＡではシフトクリッパー出力レジスタ（S
R）1031にディジタルフィルタ回路700からの出力F₁₀を
セットするとともに、レジスタ（VVR）1008にセットさ
れたサブトーンボリュームGV₀をデシベル表現にするめ
ため指数変換器（EXP）1034で指数変換してその整数部
（GV₀については整数部のみ）を整数部データA1として
指数変換出力レジスタ（ER）1035にセットする（参
照）。次いで、サイクルＢで汎用レジスタ出力レジスタ
（XR）1038にセットされた整数部データA3に乗算出力セ
レクタ（MR）1021にセットされた小数部データA5を加算
してその加算値A6を第１加減算出力レジスタ（JR）1023
にセットする（参照）とともに、クリッパ出力用レジ
スタ（SR）1031にセットされた出力F₁₀と指数変換出力
レジスタ（ER）1035にセットされた整数部データA1とを
乗算してその乗算結果を整数部データA2として乗算出力
セレクタ（MR）1021にセットする（参照）。すなわ
ち、第19図、に示すように乗算器804で指数変換器8
02から出力された整数部データA4に整数部A3を乗算して
小数部データA5を算出し、これを加算器805で前記整数
部データA3に加算して加算値A6を出力する処理に対応す
る。また、第19図に示すようにディジタルフィルタ回
路700出力F₁₀に乗算器803で指数変換器801から出力され
た整数部データA1を乗算して乗算値A2を出力に対応す
る。次いで、サイクルＣで乗算出力セレクタ（MR）1021
にセットされた乗算値A2に第１加減算出力レジスタ（J
R）1023にセットされた加算値A6を乗算してその乗算値
をレベル制御回路800出力G₀として乗算出力セレクタ（M
R）1021にセットする（参照）とともに、乗算出力セ
レクタ（MR）1021にセットされた出力G₀をFF-RAM1001に
書き込む。このようにして、第３図及び第19図に示すレ
ベル制御回路800が実現でき、エンベロープジェネレー
タ200からのフィルタ出力F₁₀にV-RAM403から読み出した
データ等の定数が加算されて所望のレベルに制御される
ことになる。

第21図は、第３図の出力回路900の部分を抽出したブ
ロック図であり、第22図は出力回路900の演算処理のタ
イミングチャートである。

第22図に示すタイミングチャートは前記第５図に示し
た総合タイミングチャートから出力回路900を実現する
際に必要となるセレクタ（レジスタ）を抽出したもので
ある。また、第21図及び第22図中〜は処理動作中の
状態又は信号データの流れを説明するための符号であ
る。

先ず、サイクル３まではFF-RAM1001の出力用ラッチ
（YL）1003にレベル制御回路800の前の出力Go_Fをセット
しておく。そして、サイクル３でV-RAM403の出力ラッチ
するレジスタ（VVR）1008にV-RAM403からの左チャンネ
ル（Lch）ボリュームLV₀をセットし、シフトクリッパ出
力レジスタ（SR）1031に前の左チャンネルの最終出力A
L′をセットする。次いで、サイクル４で出力用ラッチ
（YL）1003にレベル制御回路800の今回の（発音チャン
ネル０）の出力G0₀をセットするとともに、レジスタ（V
VR）1008にセットされた左チャンネルボリュームLV₀を
デシベル表現にするために指数変換器（EXP）1034で指
数変換してその指数変換値O1を指数変換出力レジスタ
（ER）1035にセットし（参照）、レジスタ（VVR）100
8にV-RAM403からの右チャンネル（Rch）ボリュームRV₀
をセットする。また、サイクル４ではシフトクリッパ出
力レジスタ（SR）1031にセットされた前の左チャンネル
の最終楽音出力AL′を出力レジスタ（OL）1032に移して
左チャンネル出力として出力するとともに、シフトクリ
ッパ出力レジスタ（SR）1031にV-RAM403からの右チャン
ネル（Rch）ボリュームRV₀をセットする。次いで、サイ
クル５で指数変換出力レジスタ（ER）1035にセットされ
た変数変換O1と出力用ラッチ（YL）1003にラッチされて
いる出力GO₀とを乗算してその乗算出力O3を乗算出力セ
レクタ（MR）1021にセットする（参照）とともに、レ
ジスタ（VVR）1008にセットされた右チャンネルボリュ
ームRV₀をデシベル表現にするために指数変換器（EXP）
1034で指数変換してその指数変換値O2を指数変換出力レ
ジスタ（ER）1035にセットし（参照）、シフトクリッ
パ出力レジスタ（SR）1031にセットされた前の右チャン
ネルの最終楽音出力AR′を出力レジスタ（OR）1033に移
して右チャンネル出力として出力する。次いで、サイク
ル６で乗算出力をセレクタ（MR）1021にセットされた乗
算出力O3を第２加減算出力レジスタ（KR）1025に移すと
ともに累算出力ALとして出力レジスタ（AL）1027に移し
（参照）、さらに、指数変換出力レジスタ（ER）1035
にセットされた変数変換O2と出力用ラッチ（YL）1003に
ラッチされている出力GO₀とを乗算してその乗算出力O4
を乗算出力セレクタ（MR）1021にセットする（参
照）。次いで、サイクル７で乗算出力をセレクタ（MR）
1021にセットされた乗算出力O4を第２加減算出力レジス
タ（KR）1025に移すとともに累算出力ARとして出力レジ
スタ（AR）1028に移す（参照）。また、累算出力AL,A
Rはシフトクリッパー（S/C）1030で累算数に応じたシフ
ト量でシフトされて最終楽音出力AL′,AR′となる
（，参照）。なお、累算は０チャンネルからＦチャ
ンネル（0hc〜Fch）まで累算し、０チャンネルに戻った
とき新たに累算しなおすものとする。このように、第４
図に示したDSP101上で第22図に示すような信号データ処
理を行なうと第21図に示す出力回路900が実現でき、左
チャンネル、右チャンネルのステレオ出力が可能にな
る。

以上説明したように、本実施例によれば第５図のタイ
ミングチャートに示すように楽音データ読出回路300に
よる信号処理を初めとして、アドレスカウンタ回路500
による信号処理、補間回路600による補間処理、ディジ
タルフィルタ回路700によるフィルタ処理（DCF）、レベ
ル制御回路800によるレベル制御処理（DCA）、出力回路
900によるステレオ出力処理の各処理が１つのDSP101上
で１つのサイクルの中で２つ以上並列に実行させること
になってランダムな演算シーケンスを１ブロックのDSP1
01で時分割に集中演算させることにより、複雑な演算シ
ーケンスを持った楽音処理を回路規模を増大させること
なく実現させることができ、複数LSIで分担実現させて
いた機能を単一のLSIで実現させることができる。

第２実施例 第23図〜第33図は本発明に係る電子楽器の信号処理装
置の第２実施例を示す図であり、本実施例はエフェクト
機能を備えた電子楽器の音源装置を実現した例である。
本実施例の説明にあたり、第１実施例と同一構成部分に
は同一番号及び同一符号を付して重複部分の説明を省略
する。

先ず、構成を説明する。第23図は電子楽器の音源装置
150の全体構成を示すブロック図であり、第１実施例の
第１図に対応している。第23図において、150は単一のL
SIで構成され、前記DCO（周波数制御）、DCF（波形制
御）、DCA（レベル制御）に加え、エフェクト機能が有
機的に結合された電子楽器の音源装置（電子楽器の信号
処理装置）であり、この音源装置150は、楽音波形を生
成するための集中演算を行なうDSP151と、エフェクトア
ンプエンベロープ演算を含むエンベロープ演算を専用に
行なってエンベロープを発生するエンベロープジェネレ
ータ152と、PCM-ROM103とDSP151とをインタフェースす
る楽音データ読出回路104と、楽音生成及び残響効果付
加に必要な各種パラメータを格納するRAMブロック153
と、外部のCPUとデータ（例えば、フィルタの係数や乗
算等の各パラメータ）のやりとりをするCPUインタフェ
ース106と、外部からの基本クロックに基づいて内部タ
イミングを生成するタイミングジェネレータ107と、エ
フェクトDSP用遅延メモリ154を用いてエフェクト効果を
生成するエフェクトDSP155とにより構成されている。

第24図は電子楽器の音源装置150の全体動作を示す機
能ブロック図であり、以下のような各機能ブロックによ
り構成されている。第３図において、音源装置150は、
後述する各部にエンベロープを供給するエンベロープジ
ェネレータ270（第23図のエンベロープジェネレータ152
に対応）、PCM-ROM（波形ROM）103から楽音データを読
み出す楽音データ読出回路300と、エフェクトデータを
含む所定のRAMデータを格納するRAMブロック450（第23
図のRAMブロック153に対応）と、前記アドレスカウンタ
回路500と、前記補間回路600と、前記ディジタルフィル
タ回路700と、前記レベル制御回路800と、累算処理によ
り左チャンネル（Lch）出力、右チャンネル（Rch）出力
及びエフェクトDSP入力を出力する出力回路950と、エフ
ェクトDSP用遅延メモリ154等からなりエフェクトDSPに
より実現される遅延回路1100と、エフェクトDSP出力に
よりエフェクト出力音を生成するエフェクト処理回路12
00とから構成されている。

上記エンベロープジェネレータ270は、第６図に示し
たエンベロープジェネレータ200と構成は同一である
が、第25図に示すようにエンベロープ出力E₀として、サ
イクルＦでエフェクトのアンプ制御に用いられるエフェ
クトアンプエンベロープEC₀が出力される点が異なる。

上記RAMブロック450は、第10図に示したRAMブロック4
00とはV-RAM451にエフェクト出力のためのエフェクトデ
プスボリュームEVが格納されている点のみが異なる。従
って、RAMブロック450のF-RAM401,W-RAM402,V-RAM451の
出力タイミングチャートを第26図に示すようにV-RAM451
からはLchボリュームLV₀,RchボリュームRV₀に加え、サ
イクル４とサイクル５の間でエフェクトデプスボリュー
ムEV₀,EV₁が出力される。

上記出力回路950は、第30図にその拡大ブロック図を
示すように、前記RAMブロック450のV-RAM451から読み出
したLch,Rchボリューム、エフェクトデプスボリュームE
Vを夫々指数変換する指数変換器901,902,951と、各々の
指数変換値O1,O2,O5にレベル制御回路800出力G₀を乗算
する乗算器903,904,952と、乗算器903,904,952の出力O
3,O4,O6を個別に累算して累算データAL,AR,AEとして出
力する累算器905,906,953と、その累算数に応じたシフ
ト量でシフトして最終楽音出力AL′,AR′及びエフェク
トDSP入力AE′として出力するシフト回路907,908,954と
により構成されている。

上記エフェクト処理回路1200は、第32図にその拡大ブ
ロック図を示すように、R0バス1201を通して入力された
被乗算R01にエフェクト演算用パラメータBLを乗算してR
Iバス1201を通して戻す乗算器120と、エフェクトエンベ
ロープECを指数変換する指数変換器1202と、R0バスと12
01を通して入力された16時分割エフェクト出力信号E₀₁
と指数変換器1202により指数変換されたエフェクトエン
ベロープ指数変換出力V1を乗算する乗算器1203と、乗算
器1203からの出力V2をラッチしてエフェクト出力音OVと
して出力する出力レジスタ（OV）1204とにより構成され
ている。

第27図はDSP151の内部構成を示す図であり、第４図の
DSP101の内部構成図に対応するものである。

第27図において、DSP151は、CPUから供給されたエフ
ェクト演算用パラメータBLをラッチし乗算出力をセレク
タMR1021に出力するエフェクト演算用パラメータレジス
タ（BL）1051と、第２加減算出力レジスタ（AL）1027及
び（AR）1028に対して並列に設けられ第２減算器1024の
演算結果をラッチする出力レジスタ（AE）1052と、シフ
トクリッパ出力レジスタ（SR）1031の出力側に設けられ
このシフトクリッパ出力レジスタ（SR）1031の出力をラ
ッチしてデータ送出セレクタ（RS）1054に出力するレジ
スタ（OE）1053と、乗算出力セレクタ（MR）1021の出力
側に設けられこの乗算出力セレクタ（MR）1021の出力と
レジスタ（OE）1053の出力とを選択してデータRIとして
出力するデータ送出セレクタ（RS）1054と、乗算出力セ
レクタ（MR）1021の出力をラッチしてエフェクト音出力
OVとして出力するエフェクト音出力レジスタ（OV）1055
とを備えている。

第28図はエフェクトDSP155の内部構成を示す図であ
る。

第28図において、エフェクトDSP155はエフェクト処理
の所定のマイクロプログラムを格納するマイクロプログ
ラムメモリ2001と、マイクロプログラムメモリ2001から
読み出された内容をデコードして命令として後述するAL
U,レジスタ等に出力するマイクロプログラムデコーダ20
02と、前記出力RIが入力されるデータ入力レジスタ2003
と、データ入力レジスタ2003の出力と後述するALU出力
レジスタ2006の出力を選択するALU入力セレクタ2004
と、ALU入力セレクタ2004の出力及び後述する外部RAM読
出しデータレジスタ2012の出力を基にデコーダ2002から
入力された命令に従って所定の算術演算を実行するALU2
005と、ALU2005の演算結果を格納するALU出力レジスタ2
006,エフェクト出力レジスタ2007,外部RAMアドレスレジ
スタ2008、外部RAM書込みデータレジスタ2009と、エフ
ェクト出力レジスタ2007の出力と外部RAM読出しデータ
レジスタ2012の出力とを選択してデータR0として出力す
るエフェクトDSP出力セレクタ2010と、外部RAMアドレス
レジスタ2008からのRAMアドレスにより外部RAM（図示せ
ず）から読み出されたRAMデータが入力されるとともにR
AM書込みデータレジスタ2009のデータが入力され、これ
らのデータを制御する３ステードバスコントローラ2011
と、３ステードコントローラ2011を介して入力された外
部RAM読出しデータを格納し、ALU2005及びエフェクトDS
P出力セレクタ2010に出力する外部RAM読出しデータレジ
スタ2012とにより構成されている。

次に、本実施例の動作を説明する。

第29図はDSP151における信号の流れを総合的に示すタ
イミングチャートであり、第５図のタイミングチャート
に対応するものである。すなわち、第29図においてサイ
クル０、サイクル２、サイクル５、サイクル６、サイク
ル７、サイクル８及びサイクルＦで各レジスタにエフェ
クト処理に必要な所定データが格納されている点が異な
っている。

第30図は、第24図の出力回路950の部分を抽出したブ
ロック図であり、第31図は出力回路950の演算処理のタ
イミングチャートである。

第31図に示すタイミングチャートは前記第22図に示し
たタイミングチャートに対応するものであり、付加され
たエフェクト処理部分のみを符号〜を用いて説明す
る。

先ず、サイクル５でレジスタ（VVR）1008にV-RAM451
からのエフェクトデプスボリュームEV₀をセットし、シ
フトクリッパ出力レジスタ（SR）1031に前のエフェクト
出力AE′をセットする。サイクル６ではシフトクリッパ
出力レジスタ（SR）1031にセットされた前のエフェクト
出力AE′を出力レジスタ（OE）1053に移してエフェクト
DSP入力として出力し、また、レジスタ（VVR）1008にセ
ットされたエフェクトデプスボリュームEV₀をデシベル
表現にするために指数変換器（EXP）1034で指数変換し
てその指数変換値O5を指数変換出力レジスタ（ER）1035
にセットする（参照）。サイクル７では、指数変換出
力レジスタ（ER）1035にセットされた変数変換O5と出力
用ラッチ（YL）1003にラッチされている出力GO₀とを乗
算してその乗算出力O6を乗算出力セレクタ（MR）1021に
セットする（参照）。サイクル８では乗算出力をセレ
クタ（MR）1021にセットされた乗算出力O6を第２加減算
出力レジスタ（KR）1025に移すとともに累算出力AEとし
て出力レジスタ（AE）1052に移す（参照）。また、累
算出力AEはシフトクリッパ（S/C）1030で累算数に応じ
たシフト量でシフトされた最終出力AE′となる（参
照）。このように、第23図に示したDSP151上で第31図に
示すような信号データ処理を行なうと第30図に示す出力
回路950が実現でき、エフェクトDSP入力が可能になる。

第32図は第24図のエフェクト処理回路1200の部分を抽
出したブロック図であり、第33図はエフェクト処理回路
1200の演算処理のタイミングチャートである。

第33図に示すタイミングチャートは前記第29図に示し
た総合タイミングチャートからエフェクト処理回路1200
を実現する際に必要となるセレクタ（レジスタ）を抽出
したのである。また、第32図及び第33図中〜は処理
動作中の状態又は信号データの流れを説明するための符
号である。

先ず、発音チャンネル０の最終サイクルであるサイク
ルＦで指数変換入力セレクタ（E0）1018にエフェクトア
ンプエンベロープEC₀をセットするとともに、遅延回路1
100からROバス1201を通して入力された信号R01を読込
み、乗算入力セレクタ（M0）1011にエフェクト演算用パ
ラメータBLをセットする。次いで、発音チャンネル１の
サイクル０で読み込まれたデータR01に乗算入力セレク
タ（M0）1011にセットされたエフェクト演算用パラメー
タBLを乗算してその乗算値RMPYを乗算出力セレクタ（M
R）1021にセットし（参照）、指数変換入力セレクタ
（E0）1018にセットされたエフェクトアンプエンベロー
プEC₀をデシベル表現にするために指数変換器（EXP）10
34で指数変換してその指数変換値V1を指数変換出力レジ
スタ（ER）1035にセットする（参照）。また、サイク
ル０ではR0バス1201を通して入力されたデータR02をも
読み込む。次いで、サイクル１で乗算出力セレクタ（M
R）1021にセットされた乗算値RMPYを出力RIとしてシフ
トクリッパ出力レジスタ（SR）1031に移し、読み込まれ
た出力信号R02に指数変換出力レジスタ（ER）1035にセ
ットされた指数変換値V1を乗算してその乗算値V2を乗算
出力セレクタ（MR）1021にセットする（参照）。次い
で、サイクル２で乗算出力セレクタ（MR）1021にセット
された乗算値V2を出力レジスタ（0V）1055にセットする
（参照）。このようにして第32図では、ROバス1101か
ら入力される被乗算ROとDSP151内にある乗算器1201によ
りエフェクト演算用パラメータBLが乗算され、エフェク
トDSP155にRIバス1102を通して戻され、同様に、ROバス
1101から入力される16時分割エフェクト出力信号RO2
は、乗算器1203によりエフェクトエンベロープECを指数
変換したものと乗算されて出力レジスタ（OV）1055から
エフェクト出力音として出力される。

このように、本実施例では音源装置150はエフェクトD
SP155及び遅延用RAM154を備え、第１実施例の場合と同
様に第28図に示すようにある１サイクル中においてエフ
ェクト処理回路1200によるエフェクト処理や出力回路95
0によるエフェクト効果出力処理が他の信号処理と並列
して実行される。従って、本実施例では第１実施例の効
果に効果に加え、内部にエフェクタ機能を持たすことが
でき、より高機能な音源装置150が実現できる。

なお、本実施例では本発明に係る電子楽器の信号処理
装置を電子楽器の音源装置に適用した例であるが、もち
ろんこれには限定されず、複数の処理が１つのサイクル
の中で連続して処理されるものであればすべての装置
（例えば、オーディオシステム等）に適用可能であるこ
とは言うまでもない。また、音源装置としてはPCM音源
や非線形の合成演算等により所定の波形を発生する方式
の音源を用いることができる。

また、本実施例では発音チャンネルが16の音源装置に
適用した例であるが、他のチャンネル数でもよいことは
勿論である。

また、上記DSP101,151やエフェクトDSP155等を構成す
る部材の数、種類などは前述した実施例に限られるもの
ではなく、例えばレジスタ等を増やすようにしてもよい
ことは言うまでもない。

［発明の効果］ 請求項１〜12の発明によれば、各処理のうち少なくと
も２つの処理を１つのサイクル内で連続して行なうよう
にしているので、各機能を有効的に結合することがで
き、複数のLSIを用いることなく、単一のLSIで複雑な演
算シーケンスを持った楽音処理が実現でき、複数のLSI
を使用することによるコスト上昇及び処理速度の制限を
解消することができる。

また、請求項13〜15の発明によれば、DCO,DCF,DCAの
各機能に加えてエフェクト機能をも１つのLSI内に有機
的に結合させることができ、装置のより高性能化を図る
ことができる。

【図面の簡単な説明】

第１図〜第22図は本発明に係る電子楽器の信号処理装置
の第１実施例を示す図であり、 第１図はその電子楽器の音源装置の全体構成図、 第２図はそのタイミングジェネレータの出力タイミング
チャート、 第３図はその電子楽器の音源装置の機能ブロック図、 第４図はそのDSPの内部回路構成図、 第５図はそのDSPの信号の流れを総合的に示すタイミン
グチャート、 第６図はそのエンベロープジェネレータの機能ブロック
図、 第７図はそのエンベロープジェネレータの出力タイミン
グチャート、 第８図はその楽音データ読出回路の機能ブロック図、 第９図はその楽音データ読出回路の演算処理のタイミン
グチャート、 第10図はそのRAMブロックのブロック図、 第11図はそのRAMブロックのF-RAM,W-RAM,V-RAMの出力タ
イミングチャート、 第12図はそのアドレスカウンタ回路の機能ブロック図、 第13図はそのアドレスカウンタ回路の演算処理のタイミ
ングチャート、 第14図はその補間回路の機能ブロック図、 第15図はその補間回路の演算処理のタイミングチャー
ト、 第16図はそのディジタルフィルタ回路の機能ブロック
図、 第17図はそのディジタルフィルタ回路を実現するための
フィルタの仮想ブロック図、 第18図はそのディジタルフィルタ回路の演算処理のタイ
ミングチャート、 第19図はそのレベル制御回路の機能ブロック図、 第20図はそのレベル制御回路の演算処理のタイミングチ
ャート、 第21図はその出力回路の機能ブロック図、 第22図はその出力回路の演算処理のタイミングチャー
ト、 第23図〜第33図は本発明に係る電子楽器の信号処理装置
の第２実施例を示す図であり、 第23図はその電子楽器の音源装置の全体構成図、 第24図はその電子楽器の音源装置の機能ブロック図、 第25図はそのエンベロープジェネレータの出力タイミン
グチャート、 第26図はそのRAMブロックのF-RAM,W-RAM,V-RAMの出力タ
イミングチャート、 第27図はそのDSPの内部回路機能図、 第28図はそのエフェクトDSPの内部回路構成図、 第29図はそのDSPの信号の流れを総合的に示すタイミン
グチャート、 第30図はその出力回路の機能ブロック図、 第31図はその出力回路の演算処理のタイミングチャー
ト、 第32図はそのエフェクト処理回路の機能ブロック図、 第33図はそのエフェクト処理回路の演算処理のタイミン
グチャートである。 100,150……電子楽器の音源装置（電子楽器の信号処理
装置）、101,151……DSP、102,152,200,270……エンベ
ロープジェネレータ、103……PCM-ROM（波形ROM）、10
4,300……楽音データ読出回路、105,153,400,450……RA
Mブロック、106……CPUインタフェース、107……タイミ
ングジェネレータ、154……エフェクトDSP用遅延メモ
リ、155……エフェクトDSP、500……アドレスカウンタ
回路、600……補間回路、700……ディジタルフィルタ回
路、800……レベル制御回路、900,950……出力回路、11
00……遅延回路、1200……エフェクト処理回路、CH……
発音チャンネル、CY……演算サイクル、CK……演算クロ
ック。

Claims (15)

(57)【特許請求の範囲】
1. 【請求項１】楽音特性を決定する係数を複数個記憶した
   係数メモリと、係数メモリから読み出された係数に対し
   て種々の演算を施すために、少なくとも複数のセレク
   タ、加減算器、乗算器および複数のレジスタを備えた回
   路要素とを収容した単一のLSIにて形成され、 前記係数メモリからの係数に基づいて外部から入力する
   音高データに対応する音高周波数を有する楽音波形デー
   タを生成する音高処理と、生成された楽音波形データを
   フィルタリングするフィルタ処理と、フィルタリングさ
   れた楽音波形データにより発生する楽音の振幅レベルを
   制御する振幅処理とを、楽音データを構成するサンプル
   を算出するための１サイクルを複数に分割したタイミン
   グのうちの１或いは複数に、前記回路要素を割り当てる
   ことにより実現し、前記サイクルを繰り返すことによ
   り、フィルタリングおよび振幅処理が施され、かつ、音
   高データに対応する音高の楽音データを生成する電子楽
   器の信号処理装置であって、 前記サンプルが、複数のサイクルにわたって前記音高処
   理、フィルタ処理および振幅処理を実行することにより
   生成され、かつ、前記各処理のうちの少なくとも二つ
   が、１サイクル内で連続して実行されることを特徴とす
   る電子楽器の信号処理装置。
2. 【請求項２】前記各処理のうち、フィルタ処理および振
   幅処理が１サイクル内で連続して実行されることを特徴
   とする請求項１に記載の電子楽器の信号処理装置。
3. 【請求項３】前記音高処理が、前記音高データに対応す
   るピッチでアドレス値を累算する累算処理と、当該累算
   されたアドレス値に基づいて楽音波形データを生成する
   波形処理とからなることを特徴とする請求項１に記載の
   電子楽器の信号処理装置。
4. 【請求項４】前記累算処理と、波形処理とが、異なるサ
   イクルにて実行されることを特徴とする請求項３に記載
   の電子楽器の信号処理装置。
5. 【請求項５】前記波形処理が、前記アドレス値に基づい
   て補間する処理を含むことを特徴とする請求項３に記載
   の電子楽器の信号処理装置。
6. 【請求項６】さらに、外部からの信号に応答してエンベ
   ロープデータを発生するエンベロープ発生手段を備え、
   前記振幅処理が、エンベロープデータに基づき実行され
   ることを特徴とする請求項１に記載の電子楽器の信号処
   理装置。
7. 【請求項７】前記音高処理が、前記音高データに対応す
   るピッチでアドレス値を累算する累算処理と、当該累算
   されたアドレス値に基づいて楽音波形データを生成する
   波形処理とからなり、かつ、前記エンベロープデータに
   基づいて、前記累算処理で累算されるアドレス値を可変
   させたことを特徴とする請求項６に記載の電子楽器の信
   号処理装置。
8. 【請求項８】前記フィルタリング処理が、前記係数メモ
   リに記憶されたフィルタ係数に基づいて前記楽音波形デ
   ータをフィルタリングすることを特徴とする請求項１に
   記載の電子楽器の信号処理装置。
9. 【請求項９】さらに、外部からの信号に応答してエンベ
   ロープデータを発生するエンベロープ発生手段を備え、
   前記エンベロープデータに基づいて、前記フィルタリン
   グ処理のフィルタ係数を可変させることを特徴とする請
   求項８に記載の電子楽器の信号処理装置。
10. 【請求項１０】前記エンベロープデータに基づいて、前
    記振幅処理で制御される楽音信号の振幅を可変させるこ
    とを特徴とする請求項６に記載の電子楽器の信号処理装
    置。
11. 【請求項１１】前記信号処理装置が、さらに、前記振幅
    処理からの楽音波形データを複数の出力データに分割す
    る分割処理を行うことを特徴とする請求項１に記載の電
    子楽器の信号処理装置。
12. 【請求項１２】前記分割処理が、前記係数メモリから読
    み出された複数種の係数に、それぞれ重み付けして出力
    する処理を含むことを特徴とする請求項11に記載の電子
    楽器の信号処理装置。
13. 【請求項１３】前記信号処理装置が、さらに、前記分割
    処理を施された楽音波形データに効果を付加するエフェ
    クト処理を行うことを特徴とする請求項12に記載の電子
    楽器の信号処理装置。
14. 【請求項１４】前記エフェクト処理が、前記楽音波形デ
    ータに残響効果を付加する処理を行うことを特徴とする
    請求項13に記載の電子楽器の信号処理装置。
15. 【請求項１５】前記分割処理とエフェクト処理とが、異
    なるサイクルにて実行されることを特徴とする請求項13
    に記載の電子楽器の信号処理装置。