JP2657372B2 - 音程制御装置 - Google Patents
音程制御装置Info
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- JP2657372B2 JP2657372B2 JP60028774A JP2877485A JP2657372B2 JP 2657372 B2 JP2657372 B2 JP 2657372B2 JP 60028774 A JP60028774 A JP 60028774A JP 2877485 A JP2877485 A JP 2877485A JP 2657372 B2 JP2657372 B2 JP 2657372B2
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Description
【発明の詳細な説明】 技術分野 本発明は音程制御装置に関し、特にオーディオ信号の
周波数を所望に変化させることによって原音と再生音と
の間の音程を制御する音程制御装置に関するものであ
る。
周波数を所望に変化させることによって原音と再生音と
の間の音程を制御する音程制御装置に関するものであ
る。
背景技術 オーディオ信号をサンプリングしてディジタル化しこ
れを順次RAM（ランダムアクセスメモリ）等の記憶手段
に書き込み、この書き込まれたデータを読み出す周期を
指令に応じて変化させることによって、読み出したデー
タから得られる再生オーディオ信号の周波数を変化させ
て音程を制御する音程制御装置が、本願出願人により提
案されている。
れを順次RAM（ランダムアクセスメモリ）等の記憶手段
に書き込み、この書き込まれたデータを読み出す周期を
指令に応じて変化させることによって、読み出したデー
タから得られる再生オーディオ信号の周波数を変化させ
て音程を制御する音程制御装置が、本願出願人により提
案されている。
第１図はかかる装置の概略ブロック図である。図にお
いて、１はRAMの読出しアドレスに所定の一定数値Ｍま
たはＮを加算する加算器、２は加算器１の出力とRAMの
書込みアドレスを比較する比較器、３は比較器２の出力
であるクロスフェードスタート信号によりクロスフェー
ド制御信号を作り出す制御回路、４は記憶装置としての
RAM及びラッチであり、書込みアドレスと読出しアドレ
ス入力を有しており、マルチプレクサ５によって選択さ
れた２つの読出しアドレスＲ及びＲ′（Ｒ′＝Ｒ＋Ｍま
たはＲ＋N:M,Nは任意の一定の整数）により各々のデー
タをラッチする。６はクロスフェーダであり、RAM及び
ラッチ４からの２つの読出しデータを制御回路３の出力
に応じてクロスフェードを行なうことによって出力信号
を得る。
いて、１はRAMの読出しアドレスに所定の一定数値Ｍま
たはＮを加算する加算器、２は加算器１の出力とRAMの
書込みアドレスを比較する比較器、３は比較器２の出力
であるクロスフェードスタート信号によりクロスフェー
ド制御信号を作り出す制御回路、４は記憶装置としての
RAM及びラッチであり、書込みアドレスと読出しアドレ
ス入力を有しており、マルチプレクサ５によって選択さ
れた２つの読出しアドレスＲ及びＲ′（Ｒ′＝Ｒ＋Ｍま
たはＲ＋N:M,Nは任意の一定の整数）により各々のデー
タをラッチする。６はクロスフェーダであり、RAM及び
ラッチ４からの２つの読出しデータを制御回路３の出力
に応じてクロスフェードを行なうことによって出力信号
を得る。
かかる構成において、読出しアドレスはマルチプレク
サ５を通してRAM4に入力され、そのアドレスＲに対応し
たデータをラッチする。読出しアドレスはさらに、加算
器１により一定数値ＭまたはＮが加算され、これがアド
レスＲ′（Ｒ′＝Ｒ＋ＭまたはＲ＋Ｎ）となって、マル
チプレクサ５を通してRAM4に入力され、アドレスＲ′に
対応したデータをラッチする。また、比較器２は加算器
１で得られたアドレスＲ′と書込みアドレスが同一とな
ったときに、ＨレベルまたはＬレベルのクロスフェード
信号を出力する。このことは書込みクロックと読出しク
ロックの速度の違いによる不連続性の予知を行なってい
ることを意味する。以下、この事項について第２図、第
３図と共に詳述する。
サ５を通してRAM4に入力され、そのアドレスＲに対応し
たデータをラッチする。読出しアドレスはさらに、加算
器１により一定数値ＭまたはＮが加算され、これがアド
レスＲ′（Ｒ′＝Ｒ＋ＭまたはＲ＋Ｎ）となって、マル
チプレクサ５を通してRAM4に入力され、アドレスＲ′に
対応したデータをラッチする。また、比較器２は加算器
１で得られたアドレスＲ′と書込みアドレスが同一とな
ったときに、ＨレベルまたはＬレベルのクロスフェード
信号を出力する。このことは書込みクロックと読出しク
ロックの速度の違いによる不連続性の予知を行なってい
ることを意味する。以下、この事項について第２図、第
３図と共に詳述する。
ここで例えば、読出しクロックの速度が書込みクロッ
クの速度より速い場合には、第２図のように、読出しア
ドレスＲより前方に検知用の読出しアドレスＲ′（Ｒ′
＝Ｒ＋Ｍ）を設け、これが書込みアドレスと同一になれ
ば、アドレスＲが書込みクロックのアドレスＷに近づい
ていることになる。一方、逆に書込みクロックの速度の
方が速い場合には、第３図のように、読出しアドレスＲ
より後方に検知用アドレスＲ′（Ｒ′＝Ｒ＋Ｎ）を設け
ればよく、検知用アドレスＲ′が後方に位置するという
ことは、減算を意味するが、アドレスはRAM内で循環す
ると考えられるので、回路的には例えば、RAMの最大ア
ドレス容量からＭを減じた値（RAM容量−Ｍ）をＮとし
て加算すればよい。この両者の場合において、比較器２
の出力によって、読出しアドレスＲと書込みアドレスＷ
が近づいたことが検出できるので、その時点よりクロス
フェードをかけるクロスフェード制御信号を作り出し、
RAM4で得られたアドレスＲに対応するデータと、検知用
アドレスＲ′に対応するデータとによってクロスフェー
ドを行なう。
クの速度より速い場合には、第２図のように、読出しア
ドレスＲより前方に検知用の読出しアドレスＲ′（Ｒ′
＝Ｒ＋Ｍ）を設け、これが書込みアドレスと同一になれ
ば、アドレスＲが書込みクロックのアドレスＷに近づい
ていることになる。一方、逆に書込みクロックの速度の
方が速い場合には、第３図のように、読出しアドレスＲ
より後方に検知用アドレスＲ′（Ｒ′＝Ｒ＋Ｎ）を設け
ればよく、検知用アドレスＲ′が後方に位置するという
ことは、減算を意味するが、アドレスはRAM内で循環す
ると考えられるので、回路的には例えば、RAMの最大ア
ドレス容量からＭを減じた値（RAM容量−Ｍ）をＮとし
て加算すればよい。この両者の場合において、比較器２
の出力によって、読出しアドレスＲと書込みアドレスＷ
が近づいたことが検出できるので、その時点よりクロス
フェードをかけるクロスフェード制御信号を作り出し、
RAM4で得られたアドレスＲに対応するデータと、検知用
アドレスＲ′に対応するデータとによってクロスフェー
ドを行なう。
第４図は第１図の具体的構成を示す実施例であり、ま
ず基本クロックを３つの分周器71,72,73に入力すること
により書込みクロックＷ、制御クロックＣ及び読出しク
ロックＲを作り、各クロックはタイミング回路８に入力
される。タイミング回路８では、書込みアドレス信号と
読出しアドレス信号の切換えや、２つのアドレス信号R,
R′の切換え、スイッチの制御などを行なう信号を出力
する。タイミング回路８から書込みカウンタ10に書込み
クロックＷを供給し書込みアドレスＷを作り、タイミン
グ回路８から読出しカウンタ11に読出しクロックを供給
して読出しアドレスＲを作る。読出しアドレスＲはマル
チプレクサ５に直接入力されると共に加算器１を通して
検知用アドレスＲ′となってマルチプレクサ５に入力さ
れる。書込みカウンタ10とマルチプレクサ５の各出力は
マルチプレクサ９に入力され、また書込みカウンタ10と
加算器１の各出力は比較器２により比較される。各マル
チプレクサ5,9はタイミング回路８からの制御クロック
Ｃによって切換え制御される。
ず基本クロックを３つの分周器71,72,73に入力すること
により書込みクロックＷ、制御クロックＣ及び読出しク
ロックＲを作り、各クロックはタイミング回路８に入力
される。タイミング回路８では、書込みアドレス信号と
読出しアドレス信号の切換えや、２つのアドレス信号R,
R′の切換え、スイッチの制御などを行なう信号を出力
する。タイミング回路８から書込みカウンタ10に書込み
クロックＷを供給し書込みアドレスＷを作り、タイミン
グ回路８から読出しカウンタ11に読出しクロックを供給
して読出しアドレスＲを作る。読出しアドレスＲはマル
チプレクサ５に直接入力されると共に加算器１を通して
検知用アドレスＲ′となってマルチプレクサ５に入力さ
れる。書込みカウンタ10とマルチプレクサ５の各出力は
マルチプレクサ９に入力され、また書込みカウンタ10と
加算器１の各出力は比較器２により比較される。各マル
チプレクサ5,9はタイミング回路８からの制御クロック
Ｃによって切換え制御される。
一方、入力信号はA/D変換器12によりディジタル変換
され、３ステートバッファ13を通してRAM4に供給され
る。RAM4のデータは読出しアドレスＲと検知用アドレス
Ｒ′用の２系統の伝送ラインに供給される。すなわち、
ラッチ14R,14R′、D/Aラッチ15R、15R′及びD/A変換器1
6R、16R′によって各アドレスに対応したアナログデー
タが得られ、これをクロスフェーダ６に入力する。
され、３ステートバッファ13を通してRAM4に供給され
る。RAM4のデータは読出しアドレスＲと検知用アドレス
Ｒ′用の２系統の伝送ラインに供給される。すなわち、
ラッチ14R,14R′、D/Aラッチ15R、15R′及びD/A変換器1
6R、16R′によって各アドレスに対応したアナログデー
タが得られ、これをクロスフェーダ６に入力する。
かかる構成において、第５図（ａ）乃至（ｇ）に示す
タイミングチャートと共にその動作を説明する。
タイミングチャートと共にその動作を説明する。
マルチプレクサ９は第５図（ａ）のタイミングで書込
みアドレスＷと読出しアドレスＲまたはＲ′とのRAM4へ
の切換えを行なっており、このタイミングでタイミング
回路８からの制御信号によりRAM4の書込み動作または読
出し動作を行なう。またラッチ14Rは第５図（ｂ）の立
上りのタイミングでRAM4からアドレスＲに対応するデー
タをラッチする。そしてマルチプレクサ５はこのタイミ
ングより少し遅れて第５図（ｃ）のタイミングでアドレ
スＲからＲ′へと読出しアドレスを切換え、更に、これ
より少し遅れて第５図（ｄ）のタイミングで検知用アド
レスＲ′に対応するRAM4のデータをラッチ14R′がラッ
チする。そして、各ラッチ14R,14R′でラッチされたデ
ータは第５図（ｇ）の立上りのタイミングでD/Aラッチ1
5R,15R′にそれぞれラッチされ、D/A変換器16R,16R′に
よりアナログデータに変換され、クロスフェーダ６に入
力される。
みアドレスＷと読出しアドレスＲまたはＲ′とのRAM4へ
の切換えを行なっており、このタイミングでタイミング
回路８からの制御信号によりRAM4の書込み動作または読
出し動作を行なう。またラッチ14Rは第５図（ｂ）の立
上りのタイミングでRAM4からアドレスＲに対応するデー
タをラッチする。そしてマルチプレクサ５はこのタイミ
ングより少し遅れて第５図（ｃ）のタイミングでアドレ
スＲからＲ′へと読出しアドレスを切換え、更に、これ
より少し遅れて第５図（ｄ）のタイミングで検知用アド
レスＲ′に対応するRAM4のデータをラッチ14R′がラッ
チする。そして、各ラッチ14R,14R′でラッチされたデ
ータは第５図（ｇ）の立上りのタイミングでD/Aラッチ1
5R,15R′にそれぞれラッチされ、D/A変換器16R,16R′に
よりアナログデータに変換され、クロスフェーダ６に入
力される。
一方、マルチプレクサ９が第５図（ａ）の書込みＷ側
に切替わったら、第５図（ｅ）のタイミングでA/D変換
器12からデジタル入力信号がRAM4の書込みアドレスＷに
対応する個所に書き込まれる。従って、RAM4のアドレス
は第５図（ｆ）に示すような順になる。
に切替わったら、第５図（ｅ）のタイミングでA/D変換
器12からデジタル入力信号がRAM4の書込みアドレスＷに
対応する個所に書き込まれる。従って、RAM4のアドレス
は第５図（ｆ）に示すような順になる。
そして、書込みカウンタ10と加算器１の出力である検
知用アドレスＲ′とを比較し、一致したら、クロスフェ
ード制御回路３にクロスフェードスタート信号を出力
し、この制御回路３の出力をクロスフェーダ６に入力し
てアドレスＲとＲ′に対したRAMのデータをクロスフェ
ードして出力する。
知用アドレスＲ′とを比較し、一致したら、クロスフェ
ード制御回路３にクロスフェードスタート信号を出力
し、この制御回路３の出力をクロスフェーダ６に入力し
てアドレスＲとＲ′に対したRAMのデータをクロスフェ
ードして出力する。
かかるクロスフェード動作の様子が第６図に示されて
おり、読出しアドレスＲが書込みアドレスＷよりも大な
る周波数を有する場合の例である。時刻t1〜t3の間がク
ロスフェード状態であり、t3以降新データ（Ｒ′）とな
っていることが判る。
おり、読出しアドレスＲが書込みアドレスＷよりも大な
る周波数を有する場合の例である。時刻t1〜t3の間がク
ロスフェード状態であり、t3以降新データ（Ｒ′）とな
っていることが判る。
かかる従来装置では、読出しアドレスＲ′を得るのに
アドレスＲに対して一定の整数Ｎ（またはＭ）を加算し
ているので、特定周波数において出力データにディップ
が生じていわゆるトレモロ音の様になってしまうことが
ある。すなわち、これ等両アドレスＲとＲ′とにより読
み出された信号が互いに逆相の関係にある場合には、ク
ロスフェードしたときにクロスフェードの係数（減衰係
数）が丁度両者において等しい場合にクロスフェード出
力が零となってしまうことが生じるのである。
アドレスＲに対して一定の整数Ｎ（またはＭ）を加算し
ているので、特定周波数において出力データにディップ
が生じていわゆるトレモロ音の様になってしまうことが
ある。すなわち、これ等両アドレスＲとＲ′とにより読
み出された信号が互いに逆相の関係にある場合には、ク
ロスフェードしたときにクロスフェードの係数（減衰係
数）が丁度両者において等しい場合にクロスフェード出
力が零となってしまうことが生じるのである。
発明の概要 本発明は、かかるクロスフェード時におけるトレモロ
音の発生を減少させるようにした音程制御装置を提供す
ることを目的としている。
音の発生を減少させるようにした音程制御装置を提供す
ることを目的としている。
本発明による音程制御装置は、アナログオーディオ信
号をディジタル信号に変換してこのディジタル信号を書
込みアドレスに基づいて循環的に記憶装置に書込み、こ
の書込み速度に対して記憶装置からディジタル信号を読
み出すための読出し速度を変化させることによってアナ
ログオーディオ信号の音程を制御するようになされた音
程制御装置であって、記憶装置から互いに異なる第１及
び第２データを読出す読出手段と、読出手段に読み出さ
れた第１及び第２読出しデータに対してクロスフェード
をかけるクロスフェード制御手段とを含み、読出手段
は、第１読出しデータを読出すための読出しアドレスを
順次発生する手段と、書込みアドレスと読出しアドレス
との差分を算出する第１の演算手段と、第１の演算手段
の差分出力が所定値以内でかつ記憶装置に書き込まれる
書込みデータと第１読出しデータとの位相が逆相関係に
ないときクロスフェード手段に対してクロスフェード動
作を開始させるためにクロスフェードスタート信号を出
力する出力手段と、クロスフェードスタート信号に応答
して第１の演算手段の差分出力と読出しアドレスとを演
算した値を第２読出しデータの読出しアドレスとする第
２の演算手段とを有する点にある。
号をディジタル信号に変換してこのディジタル信号を書
込みアドレスに基づいて循環的に記憶装置に書込み、こ
の書込み速度に対して記憶装置からディジタル信号を読
み出すための読出し速度を変化させることによってアナ
ログオーディオ信号の音程を制御するようになされた音
程制御装置であって、記憶装置から互いに異なる第１及
び第２データを読出す読出手段と、読出手段に読み出さ
れた第１及び第２読出しデータに対してクロスフェード
をかけるクロスフェード制御手段とを含み、読出手段
は、第１読出しデータを読出すための読出しアドレスを
順次発生する手段と、書込みアドレスと読出しアドレス
との差分を算出する第１の演算手段と、第１の演算手段
の差分出力が所定値以内でかつ記憶装置に書き込まれる
書込みデータと第１読出しデータとの位相が逆相関係に
ないときクロスフェード手段に対してクロスフェード動
作を開始させるためにクロスフェードスタート信号を出
力する出力手段と、クロスフェードスタート信号に応答
して第１の演算手段の差分出力と読出しアドレスとを演
算した値を第２読出しデータの読出しアドレスとする第
２の演算手段とを有する点にある。
実 施 例 以下、図面を用いて本発明の実施例を詳細に説明す
る。
る。
第７図は本発明の実施例のブロック図であり、第１図
と同等部分は同一符号により示されている。図におい
て、第１図と異なる部分につき述べれば、20は書込みア
ドレスＷと読出しアドレスＲとの差分を算出する第１の
演算回路であり、この演算回路20の差分出力は判定回路
21及び第２の演算手段である加算器１に供給される。判
定回路21は演算回路20の差分出力が所定値以内になった
とき、クロスフェード開始可能時間幅以内になったと判
定し、判定出力を発生する。この判定出力は位相検出回
路22に供給される。位相検出回路22は、判定回路21から
の判定出力の発生時以後において、書込みアドレスＷの
書込みデータと読出しアドレスＲの読出しデータとの位
相が逆相関係にないことを検出しクロスフェードスター
ト信号を出力する。このクロスフェードスタート信号は
クロスフェード制御回路３及び加算器１に供給される。
加算器１は、このクロスフェードスタート信号に応答し
て演算回路20の差分出力を読出しアドレスＲに加算し、
読出しアドレスＲ′とする。他の構成は第１図のそれと
同等であり説明は省略する。
と同等部分は同一符号により示されている。図におい
て、第１図と異なる部分につき述べれば、20は書込みア
ドレスＷと読出しアドレスＲとの差分を算出する第１の
演算回路であり、この演算回路20の差分出力は判定回路
21及び第２の演算手段である加算器１に供給される。判
定回路21は演算回路20の差分出力が所定値以内になった
とき、クロスフェード開始可能時間幅以内になったと判
定し、判定出力を発生する。この判定出力は位相検出回
路22に供給される。位相検出回路22は、判定回路21から
の判定出力の発生時以後において、書込みアドレスＷの
書込みデータと読出しアドレスＲの読出しデータとの位
相が逆相関係にないことを検出しクロスフェードスター
ト信号を出力する。このクロスフェードスタート信号は
クロスフェード制御回路３及び加算器１に供給される。
加算器１は、このクロスフェードスタート信号に応答し
て演算回路20の差分出力を読出しアドレスＲに加算し、
読出しアドレスＲ′とする。他の構成は第１図のそれと
同等であり説明は省略する。
第８図に、第７図における位相検出回路22の具体的な
構成を示す。図において、書込みアドレスＷによるデー
タ（Ｗデータ）はラッチ23で、読出しアドレスによるデ
ータ（Ｒデータ）はラッチ24でそれぞれ、図示せぬコン
トローラから出力されるタイミング信号の発生タイミン
グでラッチされる。ラッチ23,24でラッチされた各デー
タは減算器25で減算される。この減算器25で得られた各
データの差分は、累積加算器26においてリセット信号の
発生タイミングで決るある一定時間の間累積加算され
る。累積加算器26において、ＷデータとＲデータとの位
相が同相であると、累積した値は小さくなり、逆相であ
れば大きくなる。累積加算器26の出力はコンパレータ27
の比較入力となり、その値が基準電圧Ｅで定まる一定の
値以下であれば、ＷデータとＲデータとの位相が逆相に
近くないと判定し比較出力を発生する。この比較出力は
判定回路21（第７図示）の判定出力の発生時のみANDゲ
ート28を通過し、クロスフェードスタート信号となる。
構成を示す。図において、書込みアドレスＷによるデー
タ（Ｗデータ）はラッチ23で、読出しアドレスによるデ
ータ（Ｒデータ）はラッチ24でそれぞれ、図示せぬコン
トローラから出力されるタイミング信号の発生タイミン
グでラッチされる。ラッチ23,24でラッチされた各デー
タは減算器25で減算される。この減算器25で得られた各
データの差分は、累積加算器26においてリセット信号の
発生タイミングで決るある一定時間の間累積加算され
る。累積加算器26において、ＷデータとＲデータとの位
相が同相であると、累積した値は小さくなり、逆相であ
れば大きくなる。累積加算器26の出力はコンパレータ27
の比較入力となり、その値が基準電圧Ｅで定まる一定の
値以下であれば、ＷデータとＲデータとの位相が逆相に
近くないと判定し比較出力を発生する。この比較出力は
判定回路21（第７図示）の判定出力の発生時のみANDゲ
ート28を通過し、クロスフェードスタート信号となる。
かかる構成において、演算回路20で得られる書込みア
ドレスＷと読出しアドレスＲとの差分ΔＡ（第９図参
照）がある一定値以内になり、判定回路21でクロスフェ
ード開始可能時間幅以内になったと判定される。このク
ロスフェード開始可能時間幅以内において、位相検出回
路22により書込みアドレスＷのデータと読出しアドレス
Ｒのデータとの位相が逆相関係にないことが検出され
る。そして、位相検出回路22からクロスフェードスター
ト信号が出力されると、加算器１では書込みアドレスＷ
と読出しアドレスＲとの差分ΔＡを読出しアドレスＲに
加算することにより読出しアドレスＲ′とし、同時にク
ロスフェーダ６においてクロスフェードが開始される。
これにより、読出しアドレスＲのデータはフェードアウ
ト、読出しアドレスＲ′のデータはフェードインされ
る。このとき、読出しアドレスＲ′のデータは、アドレ
スＷとＲの差分ΔＡをアドレスＲに加算したアドレスに
よるものであるから、アドレスＷとアドレスＲの各デー
タの位相が逆相関係になければ、アドレスＲ′とアドレ
スＲの各データ間にも逆相関係がないことになる。よっ
て、クロスフェードの中心でデータにディップが生じな
いため、トレモロ音も発生しないことになる。
ドレスＷと読出しアドレスＲとの差分ΔＡ（第９図参
照）がある一定値以内になり、判定回路21でクロスフェ
ード開始可能時間幅以内になったと判定される。このク
ロスフェード開始可能時間幅以内において、位相検出回
路22により書込みアドレスＷのデータと読出しアドレス
Ｒのデータとの位相が逆相関係にないことが検出され
る。そして、位相検出回路22からクロスフェードスター
ト信号が出力されると、加算器１では書込みアドレスＷ
と読出しアドレスＲとの差分ΔＡを読出しアドレスＲに
加算することにより読出しアドレスＲ′とし、同時にク
ロスフェーダ６においてクロスフェードが開始される。
これにより、読出しアドレスＲのデータはフェードアウ
ト、読出しアドレスＲ′のデータはフェードインされ
る。このとき、読出しアドレスＲ′のデータは、アドレ
スＷとＲの差分ΔＡをアドレスＲに加算したアドレスに
よるものであるから、アドレスＷとアドレスＲの各デー
タの位相が逆相関係になければ、アドレスＲ′とアドレ
スＲの各データ間にも逆相関係がないことになる。よっ
て、クロスフェードの中心でデータにディップが生じな
いため、トレモロ音も発生しないことになる。
なお、第９図では、読出し周波数が書込み周波数より
大きい（Ｒ＞Ｗ）場合について説明したが、逆の場合で
あってもほぼ同様の動作が行なわれる。また、上記実施
例では、第４図から明らかな如くクロスフェードをアナ
ログ信号の段階にて行なったが、ディジタル信号の段階
で行なうことも可能である。すなわち、読出しデータR,
R′を乗算器にて夫々所定の係数と乗算し、この乗算結
果を加算器にて加算し、この加算出力をD/A変換器でア
ナログ化することで、上記実施例と同様の効果が得られ
るのである。
大きい（Ｒ＞Ｗ）場合について説明したが、逆の場合で
あってもほぼ同様の動作が行なわれる。また、上記実施
例では、第４図から明らかな如くクロスフェードをアナ
ログ信号の段階にて行なったが、ディジタル信号の段階
で行なうことも可能である。すなわち、読出しデータR,
R′を乗算器にて夫々所定の係数と乗算し、この乗算結
果を加算器にて加算し、この加算出力をD/A変換器でア
ナログ化することで、上記実施例と同様の効果が得られ
るのである。
発明の効果 以上説明したように、本発明によれば、クロスフェー
ドするに際し書込みデータＷと読出しデータＲとの位相
を検出し、フェードアウトするデータＲとフェードイン
するデータＲ′とが逆相関係にない状態でクロスフェー
ドを行なうようにしたので、従来問題となっていたクロ
スフェード時のトレモロ音の発生を減少できるのであ
る。
ドするに際し書込みデータＷと読出しデータＲとの位相
を検出し、フェードアウトするデータＲとフェードイン
するデータＲ′とが逆相関係にない状態でクロスフェー
ドを行なうようにしたので、従来問題となっていたクロ
スフェード時のトレモロ音の発生を減少できるのであ
る。
第１図は本願出願人により提案中の音程制御装置のブロ
ック図、第２図及び第３図は第１図の動作を説明するた
めのRAM上における読み出しアドレスと書込みアドレス
の位置対応を示す図、第４図は第１図のブロックの具体
例を示す図、第５図及び第６図は第４図の動作を説明す
るための図、第７図は本発明の一実施例を示すブロック
図、第８図は第７図における位相検出回路の具体的構成
の一例を示すブロック図、第９図は本発明の動作を説明
するための図である。 主要部分の符号の説明 １……加算器、２……比較器 ３……クロスフェード制御回路 ４……RAM及びラッチ ５……マルチプレクサ ６……クロスフェーダ 20……演算回路、21……判定回路 22……位相検出回路
ック図、第２図及び第３図は第１図の動作を説明するた
めのRAM上における読み出しアドレスと書込みアドレス
の位置対応を示す図、第４図は第１図のブロックの具体
例を示す図、第５図及び第６図は第４図の動作を説明す
るための図、第７図は本発明の一実施例を示すブロック
図、第８図は第７図における位相検出回路の具体的構成
の一例を示すブロック図、第９図は本発明の動作を説明
するための図である。 主要部分の符号の説明 １……加算器、２……比較器 ３……クロスフェード制御回路 ４……RAM及びラッチ ５……マルチプレクサ ６……クロスフェーダ 20……演算回路、21……判定回路 22……位相検出回路
Claims (1)
- 【請求項１】アナログオーディオ信号をディジタル信号
に変換してこのディジタル信号を書込みアドレスに基づ
いて循環的に記憶装置に書込み、この書込み速度に対し
て前記記憶装置からディジタル信号を読み出すための読
出し速度を変化させることによって前記アナログオーデ
ィオ信号の音程を制御するようになされた音程制御装置
であって、 前記記憶装置から互いに異なる第１及び第２データを読
出す読出手段と、 前記読出手段に読み出された第１及び第２読出しデータ
に対してクロスフェードをかけるクロスフェード制御手
段とを含み、 前記読出手段は、前記第１読出しデータを読出すための
読出しアドレスを順次発生する手段と、前記書込みアド
レスと前記読出しアドレスとの差分を算出する第１の演
算手段と、前記第１の演算手段の差分出力が所定値以内
でかつ前記記憶装置に書き込まれる書込みデータと前記
第１読出しデータとの位相が逆相関係にないとき前記ク
ロスフェード手段に対してクロスフェード動作を開始さ
せるためにクロスフェードスタート信号を出力する出力
手段と、前記クロスフェードスタート信号に応答して前
記第１の演算手段の差分出力と前記読出しアドレスとを
演算した値を前記第２読出しデータの読出しアドレスと
する第２の演算手段とを有することを特徴する音程制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60028774A JP2657372B2 (ja) | 1985-02-15 | 1985-02-15 | 音程制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60028774A JP2657372B2 (ja) | 1985-02-15 | 1985-02-15 | 音程制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61186999A JPS61186999A (ja) | 1986-08-20 |
| JP2657372B2 true JP2657372B2 (ja) | 1997-09-24 |
Family
ID=12257753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60028774A Expired - Fee Related JP2657372B2 (ja) | 1985-02-15 | 1985-02-15 | 音程制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2657372B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3175179B2 (ja) | 1991-03-19 | 2001-06-11 | カシオ計算機株式会社 | デジタルピッチシフター |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0620272B2 (ja) * | 1987-02-23 | 1994-03-16 | 赤井電機株式会社 | デジタル信号処理装置 |
| JP2525932B2 (ja) * | 1990-06-06 | 1996-08-21 | パイオニア株式会社 | 音程制御装置 |
| JP2525933B2 (ja) * | 1990-06-06 | 1996-08-21 | パイオニア株式会社 | 音程制御装置 |
| GB201902101D0 (en) | 2019-02-15 | 2019-04-03 | Mbda Uk Ltd | Improvements in and relating to carridge of a store on a launch platform |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56126898A (en) * | 1980-03-12 | 1981-10-05 | Sony Corp | Voice pitch converter |
| JPS58216300A (ja) * | 1982-06-11 | 1983-12-15 | 日本コロムビア株式会社 | 周波数スペクトル圧縮伸長装置 |
-
1985
- 1985-02-15 JP JP60028774A patent/JP2657372B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3175179B2 (ja) | 1991-03-19 | 2001-06-11 | カシオ計算機株式会社 | デジタルピッチシフター |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61186999A (ja) | 1986-08-20 |
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