JPH0331279B2 - - Google Patents
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- JPH0331279B2 JPH0331279B2 JP59015365A JP1536584A JPH0331279B2 JP H0331279 B2 JPH0331279 B2 JP H0331279B2 JP 59015365 A JP59015365 A JP 59015365A JP 1536584 A JP1536584 A JP 1536584A JP H0331279 B2 JPH0331279 B2 JP H0331279B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- data
- signal
- pitch
- read
- Prior art date
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- Expired - Lifetime
Links
- 238000006243 chemical reaction Methods 0.000 claims description 15
- 230000009191 jumping Effects 0.000 claims description 3
- 238000001514 detection method Methods 0.000 claims description 2
- 230000006870 function Effects 0.000 description 14
- 238000000034 method Methods 0.000 description 6
- 230000003247 decreasing effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000005562 fading Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Landscapes
- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
- Electrophonic Musical Instruments (AREA)
Description
【発明の詳細な説明】
本発明は信号のピツチ変換器に関するもので、
テープレコーダにおいて録音時とは異なるテープ
スピードで再生する場合、再生音は録音時とは異
なつたピツチになつており録音時と同じピツチに
ピツチ変換する必要がある。またカラオケなどで
歌手が歌いやすい音程に、パツクの伴奏のピツチ
を合わせるときにおいてもピツチ変換が必要とな
る。
テープレコーダにおいて録音時とは異なるテープ
スピードで再生する場合、再生音は録音時とは異
なつたピツチになつており録音時と同じピツチに
ピツチ変換する必要がある。またカラオケなどで
歌手が歌いやすい音程に、パツクの伴奏のピツチ
を合わせるときにおいてもピツチ変換が必要とな
る。
一般にピツチ変換器は、ある書き込み周波数に
従つてＡ／Ｄ変換されたデータを随時RAMに書
き込み、その書き込み周波数とは異なつた周波数
でRAMからデータを読み出し、その読み出され
たデータをＤ／Ａ変換するような構成をもつてい
る。このように、ある決められた容量のRAM上
においてお互いに異なつた周波数で書き込み、読
み出しを行なつているため、読み出しアドレスが
書き込みアドレスを追い越す時又は追い越される
ときに、信号の不連続点が生じクリツクノイズが
発生する。このクリツクノイズを防止するために
一つの方法として既に本件出願人が特願昭58−
144110号で提案したようなゼロクロス法が提案さ
れた。これは読み出しアドレスが書き込みアドレ
スを追い越す又は追い越される直前に、信号のゼ
ロクロスＰの場所において読み出しアドレスをメ
モリー上の古い又は新しい信号のゼロクロスＰへ
とジヤンプさせるようにして、信号の接続をゼロ
クロスＰで行なおうというものである。このよう
なゼロクロス法で信号の接続を行なつたとしても
完全にノイズを取り去ることができず、また信号
の基本周期を考慮したうえでゼロクロス法で信号
の接続を行なつたとしてもステレオ仕様のピツチ
変換器を構成する場合においては、読み出しアド
レスがジヤンプするタイミングは入力信号に依存
するため左チヤンネル、右チヤンネルの二つのチ
ヤンネルで異なつた時期に読み出しアドレスがジ
ヤンプしてしまい、出力時において左右の信号が
位相ずれを起こし非常に聞きずらいという欠点が
あつた。
従つてＡ／Ｄ変換されたデータを随時RAMに書
き込み、その書き込み周波数とは異なつた周波数
でRAMからデータを読み出し、その読み出され
たデータをＤ／Ａ変換するような構成をもつてい
る。このように、ある決められた容量のRAM上
においてお互いに異なつた周波数で書き込み、読
み出しを行なつているため、読み出しアドレスが
書き込みアドレスを追い越す時又は追い越される
ときに、信号の不連続点が生じクリツクノイズが
発生する。このクリツクノイズを防止するために
一つの方法として既に本件出願人が特願昭58−
144110号で提案したようなゼロクロス法が提案さ
れた。これは読み出しアドレスが書き込みアドレ
スを追い越す又は追い越される直前に、信号のゼ
ロクロスＰの場所において読み出しアドレスをメ
モリー上の古い又は新しい信号のゼロクロスＰへ
とジヤンプさせるようにして、信号の接続をゼロ
クロスＰで行なおうというものである。このよう
なゼロクロス法で信号の接続を行なつたとしても
完全にノイズを取り去ることができず、また信号
の基本周期を考慮したうえでゼロクロス法で信号
の接続を行なつたとしてもステレオ仕様のピツチ
変換器を構成する場合においては、読み出しアド
レスがジヤンプするタイミングは入力信号に依存
するため左チヤンネル、右チヤンネルの二つのチ
ヤンネルで異なつた時期に読み出しアドレスがジ
ヤンプしてしまい、出力時において左右の信号が
位相ずれを起こし非常に聞きずらいという欠点が
あつた。
本発明は上記のような従来のものの欠点を除去
するためになされたもので、メモリー上で読み出
しアドレスと書き込みアドレスとのアドレス差が
縮まつてきたら、ピツチを上げる場合には読み出
しアドレスをメモリー上の古いデータへと、また
ピツチを下げる場合には新しいデータへとジヤン
プさせる降に、前者のデータをフエードアウト、
後者のデータをフエードインするものである。す
なわち今読み出しアドレスで示されているデータ
とジヤンプ先のデータにそれぞれ、そのときのピ
ツチ変換率に応じたある適当な区間において、１
で始まり０で終わる減少関数と０から始まり１で
終わる増加関数を掛け合わせ、その後でその二つ
のデータを加算したものをジヤンプさせる際の出
力データとし信号の不連続点を処理するものであ
る。このことにより読み出しアドレスをジヤンプ
させる時期が左チヤンネル、右チヤンネルとも同
時期に行なわせることができ、かつノイズが無い
信号としてピツチ変換される。
するためになされたもので、メモリー上で読み出
しアドレスと書き込みアドレスとのアドレス差が
縮まつてきたら、ピツチを上げる場合には読み出
しアドレスをメモリー上の古いデータへと、また
ピツチを下げる場合には新しいデータへとジヤン
プさせる降に、前者のデータをフエードアウト、
後者のデータをフエードインするものである。す
なわち今読み出しアドレスで示されているデータ
とジヤンプ先のデータにそれぞれ、そのときのピ
ツチ変換率に応じたある適当な区間において、１
で始まり０で終わる減少関数と０から始まり１で
終わる増加関数を掛け合わせ、その後でその二つ
のデータを加算したものをジヤンプさせる際の出
力データとし信号の不連続点を処理するものであ
る。このことにより読み出しアドレスをジヤンプ
させる時期が左チヤンネル、右チヤンネルとも同
時期に行なわせることができ、かつノイズが無い
信号としてピツチ変換される。
また読み出しアドレスがジヤンプする際にデー
タを処理する時間が、どんなピツチ変換率におい
ても一定であつた場合に、たとえばピツチを上げ
ていつた時に処理される信号と処理されない信号
との時間の相対比がそのまま保たれずに処理され
る信号分が大きくなつてしまい、その結果として
出力信号にトレモロがかかつたようになり出力信
号が非常に不自然に聞こえてしまう。そこで本願
の第２の発明はピツチ変換率が変わつても処理さ
れる信号のデータ数は常に一定のまま変わらない
ようにして、読み出し周波数が変わればそれに応
じて当然のことながら処理時間も変化され、どの
ピツチ変換率においても自然な出力信号が得られ
るようにしたものである。
タを処理する時間が、どんなピツチ変換率におい
ても一定であつた場合に、たとえばピツチを上げ
ていつた時に処理される信号と処理されない信号
との時間の相対比がそのまま保たれずに処理され
る信号分が大きくなつてしまい、その結果として
出力信号にトレモロがかかつたようになり出力信
号が非常に不自然に聞こえてしまう。そこで本願
の第２の発明はピツチ変換率が変わつても処理さ
れる信号のデータ数は常に一定のまま変わらない
ようにして、読み出し周波数が変わればそれに応
じて当然のことながら処理時間も変化され、どの
ピツチ変換率においても自然な出力信号が得られ
るようにしたものである。
以下本発明の一実施例を図面とともに説明す
る。本発明によるピツチ変換器の動作原理を第１
図に、またその一実施例を表わすブロツク図を第
２図に示す。
る。本発明によるピツチ変換器の動作原理を第１
図に、またその一実施例を表わすブロツク図を第
２図に示す。
第２図において第１図ａイ示の入力信号ａは帯
域制限するためのロー・パス・フイルター１を通
り、その帯域制限された信号ｂがＡ／Ｄ変換器２
へ入り、そこでサンプリングタムt1で分割されて
デイジタル信号c1に変換される。そのデイジタル
信号c1はクロツク周波数fwでカウントされる書
き込みアドレスカウンター１４の出力アドレス
WAに従つて随時RAM３に書き込まれ、この
RAM３に書き込まれたデータはクロツク周波数
frでカウントされる読み出しアドレスカウンター
１８のアドレスRAに従つて随時RAM３から読
み出される。そして読み出しアドレスRAと書き
込みアドレスWAとが接近していない時、つまり
接続点の信号処理をする必要のないときは、その
RAM３の出力信号c2はマルチプレクサＣ９を通
つてＤ／Ａ変換器１０に入り最終段のロー・パ
ス・フイルター１１を通り、入力信号ａを上記周
波数fwとfrの比、つまりfr／fwのピツチ変換率
に変換した最終出力ｄ，ｅが得られる。例えば
fw＞frのときは入力信号ａは第１図ａ，ロ示の
ようにタイムt1がタイムt2延びた低周波にピツチ
変換され、またfw＜frのときは入力信号ａは第
１図ａ，ハ示のように高周波にピツチ変換され
る。
域制限するためのロー・パス・フイルター１を通
り、その帯域制限された信号ｂがＡ／Ｄ変換器２
へ入り、そこでサンプリングタムt1で分割されて
デイジタル信号c1に変換される。そのデイジタル
信号c1はクロツク周波数fwでカウントされる書
き込みアドレスカウンター１４の出力アドレス
WAに従つて随時RAM３に書き込まれ、この
RAM３に書き込まれたデータはクロツク周波数
frでカウントされる読み出しアドレスカウンター
１８のアドレスRAに従つて随時RAM３から読
み出される。そして読み出しアドレスRAと書き
込みアドレスWAとが接近していない時、つまり
接続点の信号処理をする必要のないときは、その
RAM３の出力信号c2はマルチプレクサＣ９を通
つてＤ／Ａ変換器１０に入り最終段のロー・パ
ス・フイルター１１を通り、入力信号ａを上記周
波数fwとfrの比、つまりfr／fwのピツチ変換率
に変換した最終出力ｄ，ｅが得られる。例えば
fw＞frのときは入力信号ａは第１図ａ，ロ示の
ようにタイムt1がタイムt2延びた低周波にピツチ
変換され、またfw＜frのときは入力信号ａは第
１図ａ，ハ示のように高周波にピツチ変換され
る。
さて第１図ｂの円周上をRAM３のアドレスに
たとえ今fr＞fwとし、読み出しアドレスRA、書
き込みアドレスWA共に右回り（時計方向）に動
いているとし、ここで読み出しアドレスRAと書
き込みアドレスWAとの差が縮まつてきた場合の
ことを考えてみる。本発明では両アドレス差が縮
まつてきたら、信号に対して本発明独特のフエー
ド処理を行なうもので、前記したように処理され
るデータの個数はどのピツチ変換率においても同
数であり、たとえばこれを1000データとする。そ
してこの1000データ分の信号の処理は読み出しと
書き込みのアドレス差が縮まつてきて両アドレス
が一致する直前において完了していなければなら
ない。そこでどのピツチ変換率においても、アド
レスが一致する直前において信号処理が完了する
ように、どのくらいのアドレス差になつたら信号
処理を開始すればよいかを、各ピツチ変換率に対
して求めて、この情報をアドレス差設定器１５に
もたせておく。したがつて、このアドレス差設定
器１５は、周波数fw，frの情報をもらい、その
ときのピツチ変換率に応じた信号処理開始時のア
ドレス差情報S1を出力する。またアドレス差算出
器１６は書き込みアドレスと読み出してアドレス
とのアドレス差情報S2を随時算出しており、アド
レス差算出器１６とアドレス差設定器との出力デ
ータの一致を、一致検出器１９が検出し、その一
致検出信号S3が信号処理用タイミング・ジエネレ
ータ２１へ送られる。
たとえ今fr＞fwとし、読み出しアドレスRA、書
き込みアドレスWA共に右回り（時計方向）に動
いているとし、ここで読み出しアドレスRAと書
き込みアドレスWAとの差が縮まつてきた場合の
ことを考えてみる。本発明では両アドレス差が縮
まつてきたら、信号に対して本発明独特のフエー
ド処理を行なうもので、前記したように処理され
るデータの個数はどのピツチ変換率においても同
数であり、たとえばこれを1000データとする。そ
してこの1000データ分の信号の処理は読み出しと
書き込みのアドレス差が縮まつてきて両アドレス
が一致する直前において完了していなければなら
ない。そこでどのピツチ変換率においても、アド
レスが一致する直前において信号処理が完了する
ように、どのくらいのアドレス差になつたら信号
処理を開始すればよいかを、各ピツチ変換率に対
して求めて、この情報をアドレス差設定器１５に
もたせておく。したがつて、このアドレス差設定
器１５は、周波数fw，frの情報をもらい、その
ときのピツチ変換率に応じた信号処理開始時のア
ドレス差情報S1を出力する。またアドレス差算出
器１６は書き込みアドレスと読み出してアドレス
とのアドレス差情報S2を随時算出しており、アド
レス差算出器１６とアドレス差設定器との出力デ
ータの一致を、一致検出器１９が検出し、その一
致検出信号S3が信号処理用タイミング・ジエネレ
ータ２１へ送られる。
これらの様子を第１図ｂにおいて説明すると、
今読み出しアドレス、書き込みアドレスが夫々図
の位置にあるとし、処理データ数をb1、また今の
読み出しアドレス周波数と書き込みアドレス周波
数の関係から、処理開始時アドレス差がアドレス
差設定器１５からa1と指定されたとする。つまり
読み出しアドレスRAが図の位置にきたとき、ア
ドレス差算出器１６がa1の値を出力し一致検出器
１９においてアドレス差設定器１５とアドレス差
算出器１６の出力が一致したのを検出し信号処理
が開始され、b1の区間内においてその信号の処理
が行なわれる。このようなことにより読み出しア
ドレスと書き込みアドレスとが一致する以前にお
いて信号処理が完了する。
今読み出しアドレス、書き込みアドレスが夫々図
の位置にあるとし、処理データ数をb1、また今の
読み出しアドレス周波数と書き込みアドレス周波
数の関係から、処理開始時アドレス差がアドレス
差設定器１５からa1と指定されたとする。つまり
読み出しアドレスRAが図の位置にきたとき、ア
ドレス差算出器１６がa1の値を出力し一致検出器
１９においてアドレス差設定器１５とアドレス差
算出器１６の出力が一致したのを検出し信号処理
が開始され、b1の区間内においてその信号の処理
が行なわれる。このようなことにより読み出しア
ドレスと書き込みアドレスとが一致する以前にお
いて信号処理が完了する。
さて実際の信号処理の内容を説明すると、信号
処理が開始するとき信号S3によりまず信号処理用
タイミング・ジエネレータ２１の信号S0が発生し
てマルチプレクサＢ１３は切換り、読み出しアド
レスRAで読み出されるデータと、その読み出し
アドレスRAがジヤンプする先のデータとの二つ
のデータを同時に読み出していくようにする。第
１図ｂにおいて、そのジヤンプ先が丁点と記され
ている所とする。このジヤンプ先丁点は信号処理
開始時点における書き込みアドレスWAの位置よ
り先の位置であればよく、たとえばｂ図のように
RAM３上の読み出しアドレス位置の正反対側の
丁点の場所にジヤンプ先が位置するようにする。
よつてジヤンプ先と読み出しアドレスRAとのア
ドレス差がαの値とすると、その時々の読み出し
アドレスRAに随時αを加算すればジヤンプ先ア
ドレスが求まり、読み出しアドレスRAがの範
囲で動くときに、そのジヤンプ先アドレスはの
範囲で動く。そして定数加算器１７はそのαを読
み出しアドレスRAに加算する。すなわち第２図
において先ず読み出しアドレスカウンタ１８の出
力アドレスRAがマルチプレクサＢ，Ａ，１３，
１２を通りRAM３へ入力され、そのアドレス上
のデータc2がRAM３から読み出されラツチ回路
１４にラツチされる。次にその読み出しアドレス
カウンタ１８の出力にαを加算したアドレス
RAαが定数加算器１７から出力され同様にして
そのアドレス上のデータがRAM３から読み出さ
れラツチ回路５にラツチされる。このように信
号処理が開始されると第１図ｂにおける範囲の
アドレス上のデータと、範囲のアドレス上のデ
ータが同時に読み出されていく。ところでその時
に読み出されたデータを第１図ｃの波形とし、範
囲の部分で読み出されたデータc2は実線の波
形、範囲の部分で読み出されたデータc2は点
線の波形とする。その二つの波形に対して第１図
ｃのの波形に対しては第１図ｄの減少するフエ
ードアウト関数ａ，の波形に対しては第１図
ｄの増加するフエードイン関数ａをそれぞれア
ドレスb1の期間において掛け合わせ、その後でそ
の結果を加算したものを期間b1の出力とするよう
に信号処理を行なう。すなわち関数ａは１で始
まり０で終わる減少関数、関数ａは０から始ま
り１で終わる増加関数でこれよりフエードイン、
フエードアウトを行う。たとえばいま第１図ｃ，
ｄにおいて読み出しアドレスRAがt10の位置にき
ているとすると、その読み出しアドレスRAで読
み出されたポイントのデータｇと、その読み出し
アドレスRAにαを加算したアドレスで読み出さ
れたポイントのデータｈがまずそれぞれラツチ回
路４、ラツチ回路５にラツチされる。またそ
の時信号処理用タイミング・ジエネレータ２１の
信号S4により関数の値（ｄ図におけるｉとｊ）が
それぞれ係数設定器２０から発生し、乗算器
６，７へ与えられ、この乗算器６において
は、ラツチ回路４の出力すなわちそのポイント
のデータｇと係数設定器２０から与えられた関数
値ｉを掛け合わせた信号giを出力する。また乗算
器７においてはラツチ回路５の出力すなわち
そのポイントのデータｈと、係数設定器２０から
与えられた関数値ｊを掛け合わせた信号hjを出力
する。そしてその乗算器，６，７の出力を加
算器８で加算し、その加算器８の出力S5をt10時
における最終出力とし、この出力S4はマルチプレ
サＣ９を通つてＤ／Ａ変換器１０へ入力され、そ
の出力ｄがローパスフイルター１１を通つて出力
信号ｅとして出力される。
処理が開始するとき信号S3によりまず信号処理用
タイミング・ジエネレータ２１の信号S0が発生し
てマルチプレクサＢ１３は切換り、読み出しアド
レスRAで読み出されるデータと、その読み出し
アドレスRAがジヤンプする先のデータとの二つ
のデータを同時に読み出していくようにする。第
１図ｂにおいて、そのジヤンプ先が丁点と記され
ている所とする。このジヤンプ先丁点は信号処理
開始時点における書き込みアドレスWAの位置よ
り先の位置であればよく、たとえばｂ図のように
RAM３上の読み出しアドレス位置の正反対側の
丁点の場所にジヤンプ先が位置するようにする。
よつてジヤンプ先と読み出しアドレスRAとのア
ドレス差がαの値とすると、その時々の読み出し
アドレスRAに随時αを加算すればジヤンプ先ア
ドレスが求まり、読み出しアドレスRAがの範
囲で動くときに、そのジヤンプ先アドレスはの
範囲で動く。そして定数加算器１７はそのαを読
み出しアドレスRAに加算する。すなわち第２図
において先ず読み出しアドレスカウンタ１８の出
力アドレスRAがマルチプレクサＢ，Ａ，１３，
１２を通りRAM３へ入力され、そのアドレス上
のデータc2がRAM３から読み出されラツチ回路
１４にラツチされる。次にその読み出しアドレス
カウンタ１８の出力にαを加算したアドレス
RAαが定数加算器１７から出力され同様にして
そのアドレス上のデータがRAM３から読み出さ
れラツチ回路５にラツチされる。このように信
号処理が開始されると第１図ｂにおける範囲の
アドレス上のデータと、範囲のアドレス上のデ
ータが同時に読み出されていく。ところでその時
に読み出されたデータを第１図ｃの波形とし、範
囲の部分で読み出されたデータc2は実線の波
形、範囲の部分で読み出されたデータc2は点
線の波形とする。その二つの波形に対して第１図
ｃのの波形に対しては第１図ｄの減少するフエ
ードアウト関数ａ，の波形に対しては第１図
ｄの増加するフエードイン関数ａをそれぞれア
ドレスb1の期間において掛け合わせ、その後でそ
の結果を加算したものを期間b1の出力とするよう
に信号処理を行なう。すなわち関数ａは１で始
まり０で終わる減少関数、関数ａは０から始ま
り１で終わる増加関数でこれよりフエードイン、
フエードアウトを行う。たとえばいま第１図ｃ，
ｄにおいて読み出しアドレスRAがt10の位置にき
ているとすると、その読み出しアドレスRAで読
み出されたポイントのデータｇと、その読み出し
アドレスRAにαを加算したアドレスで読み出さ
れたポイントのデータｈがまずそれぞれラツチ回
路４、ラツチ回路５にラツチされる。またそ
の時信号処理用タイミング・ジエネレータ２１の
信号S4により関数の値（ｄ図におけるｉとｊ）が
それぞれ係数設定器２０から発生し、乗算器
６，７へ与えられ、この乗算器６において
は、ラツチ回路４の出力すなわちそのポイント
のデータｇと係数設定器２０から与えられた関数
値ｉを掛け合わせた信号giを出力する。また乗算
器７においてはラツチ回路５の出力すなわち
そのポイントのデータｈと、係数設定器２０から
与えられた関数値ｊを掛け合わせた信号hjを出力
する。そしてその乗算器，６，７の出力を加
算器８で加算し、その加算器８の出力S5をt10時
における最終出力とし、この出力S4はマルチプレ
サＣ９を通つてＤ／Ａ変換器１０へ入力され、そ
の出力ｄがローパスフイルター１１を通つて出力
信号ｅとして出力される。
このようにして区間b1において常に一定の1000
データ分がフエード処理を施され、1000データ分
のフエード処理が終了し、第１図ｂにおいて読み
出しアドレスRAが１点X1の位置にきたときにそ
の時の定数加算器１７の出力である読み出しアド
レスRA＋αのアドレス値RAαすなわち点X2のア
ドレス値を読み出しアドレスカウンタ１８のプリ
セツト値とし、その値を読み出しアドレスカウン
タ１８がロードする。よつて読み出しアドレスカ
ウンタ１８は点X2へジヤンプし、そこからRAM
３上のデータを読み出す。そして信号処理用タイ
ミングジエネレータ２１の信号S7によりマルチプ
レクサＣ９は再び読み出しアドレスと書き込みア
ドレスとのアドレス差がa1になるまでRAM３の
出力をそのままＤ／Ａ変換器の入力とするように
切り換わり、読み出しアドレスで読み出されてい
るデータがそのままロー・パス・フイルタ１１の
出力となるものである。
データ分がフエード処理を施され、1000データ分
のフエード処理が終了し、第１図ｂにおいて読み
出しアドレスRAが１点X1の位置にきたときにそ
の時の定数加算器１７の出力である読み出しアド
レスRA＋αのアドレス値RAαすなわち点X2のア
ドレス値を読み出しアドレスカウンタ１８のプリ
セツト値とし、その値を読み出しアドレスカウン
タ１８がロードする。よつて読み出しアドレスカ
ウンタ１８は点X2へジヤンプし、そこからRAM
３上のデータを読み出す。そして信号処理用タイ
ミングジエネレータ２１の信号S7によりマルチプ
レクサＣ９は再び読み出しアドレスと書き込みア
ドレスとのアドレス差がa1になるまでRAM３の
出力をそのままＤ／Ａ変換器の入力とするように
切り換わり、読み出しアドレスで読み出されてい
るデータがそのままロー・パス・フイルタ１１の
出力となるものである。
これまでの本発明のピツチ変換器の一実施例は
fr＞fwについて行なつたが、fw＞frの場合も同
様に構成できる。
fr＞fwについて行なつたが、fw＞frの場合も同
様に構成できる。
尚、上記実施例では第１図ｄのフエード関数を
データに掛け合わせるとき、乗算器を用いて行な
つたが、このような計算は乗算器を用いずにデー
タのビツト・シフトを応用して行なつてもよい。
データに掛け合わせるとき、乗算器を用いて行な
つたが、このような計算は乗算器を用いずにデー
タのビツト・シフトを応用して行なつてもよい。
以上のように本発明ではRAM３上において説
み出しアドレス周波数と書き込みアドレス周波数
との比を変えることによりピツチ変換を行ない、
それにともなつて生じる信号の不連続点を、今読
み出しアドレスで読み出されているデータとその
ジヤンプ先データとの前者と後者にそれぞれ減少
関数、増加関数を掛け合わせてフエードアウト、
フエードインさせ、その後でその二つのデータを
加算しそれを出力とすることにより、クリツクノ
イズの発生を防止した良好なピツチ変換された信
号が得られ、かつステレオ仕様のピツチ変換にお
いても左右２チヤンネルの位相ずれのないピツチ
変換器を構成することができる。
み出しアドレス周波数と書き込みアドレス周波数
との比を変えることによりピツチ変換を行ない、
それにともなつて生じる信号の不連続点を、今読
み出しアドレスで読み出されているデータとその
ジヤンプ先データとの前者と後者にそれぞれ減少
関数、増加関数を掛け合わせてフエードアウト、
フエードインさせ、その後でその二つのデータを
加算しそれを出力とすることにより、クリツクノ
イズの発生を防止した良好なピツチ変換された信
号が得られ、かつステレオ仕様のピツチ変換にお
いても左右２チヤンネルの位相ずれのないピツチ
変換器を構成することができる。
さらに本願の第２の発明ではどのピツチ変換率
においても信号処理データ数は一定であるので、
どのピツチ変換率においても自然な信号を得るこ
とができるピツチ変換器を提供することができる
ものである。
においても信号処理データ数は一定であるので、
どのピツチ変換率においても自然な信号を得るこ
とができるピツチ変換器を提供することができる
ものである。
第１図ａは本発明におけるピツチ変換する信号
とピツチ変換した信号を示すグラフ、第１図ｂ，
ｃ，ｄはそのピツチ変換器の原理及び動作を示す
説明図、第２図は本発明の一実施例のブロツク回
路図である。 ２……Ａ／Ｄ変換器、３……RAM、１０……
Ｄ／Ａ変換器、ａ……アナログ信号、c1，c2……
デイジタル信号、ｄ……アナログ信号、fw……
書き込み周波数、fr……読み出し周波数。
とピツチ変換した信号を示すグラフ、第１図ｂ，
ｃ，ｄはそのピツチ変換器の原理及び動作を示す
説明図、第２図は本発明の一実施例のブロツク回
路図である。 ２……Ａ／Ｄ変換器、３……RAM、１０……
Ｄ／Ａ変換器、ａ……アナログ信号、c1，c2……
デイジタル信号、ｄ……アナログ信号、fw……
書き込み周波数、fr……読み出し周波数。
Claims (1)
- 【特許請求の範囲】 １ アナログ信号ａをデイジタル信号c1に変換す
るＡ／Ｄ変換器２と、そのデイジタル信号c1を一
時貯えるためのランダム・アクセス・メモリ３
（以下RAMと称す）と、そのRAM３から読み出
したデイジタル信号c2をアナログ信号ｄに変換す
るＤ／Ａ変換器１０を備え、上記RAM３への書
き込み周波数fwと読み出し周波数frの比を変える
ことにより信号のピツチ変換を行うピツチ変換器
において、RAM３上で読み出しアドレス（RA）
と書き込みアドレス（WA）とのアドレス差を設
定するアドレス差設定器１５と、このアドレス差
を算出するアドレス差算出器１６と、これらアド
レス差設定器１５とアドレス差算出器１６のアド
レス差情報S1，S2との比較によりその一致を検出
する一致検出器１９と、この一致検出器１９の検
出信号S3によりこのアドレス差が縮まつてきたこ
とが検出されたら、ピツチを上げる場合には読み
出しアドレスをメモリー上の古いデータへと、ま
たピツチを下げる場合には新しいデータへとジヤ
ンプさせるべく読み出しアドレスRAに定数αを
加算する定数加算器１７と、このジヤンプさせる
際に読み出しアドレスRAで示されているデータ
c2とジヤンプ先のデータc2において前者のデ
ータc2をフエードアウトさせる乗算器６と、
後者のデータc2はフエードインさせる乗算器
７と、その後でその二つのデータを加算する加算
器８と、この加算した出力S5をジヤンプさせる際
の出力データとするマルチプレクサＣ，９とより
なり、信号の不連続点を防止することを特徴とす
る信号のピツチ変換器。 ２ 読み出しアドレスRAをジヤンプさせる際の
不連続点防止時における処理データ数を、どのピ
ツチ変換率に対しても同数とするようなアドレス
差設定器１５を設けたことを特徴とする特許請求
の範囲第１項記載の信号のピツチ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59015365A JPS60159799A (ja) | 1984-01-30 | 1984-01-30 | 信号のピッチ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59015365A JPS60159799A (ja) | 1984-01-30 | 1984-01-30 | 信号のピッチ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60159799A JPS60159799A (ja) | 1985-08-21 |
| JPH0331279B2 true JPH0331279B2 (ja) | 1991-05-02 |
Family
ID=11886764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59015365A Granted JPS60159799A (ja) | 1984-01-30 | 1984-01-30 | 信号のピッチ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60159799A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60247699A (ja) * | 1984-05-23 | 1985-12-07 | 角元 純一 | 音響信号周波数変換制御方式 |
| JPS6129899A (ja) * | 1984-07-20 | 1986-02-10 | 日本コロムビア株式会社 | 音声信号処理装置 |
| JP3175179B2 (ja) * | 1991-03-19 | 2001-06-11 | カシオ計算機株式会社 | デジタルピッチシフター |
-
1984
- 1984-01-30 JP JP59015365A patent/JPS60159799A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60159799A (ja) | 1985-08-21 |
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