JP2680483B2 - デジタル信号処理装置 - Google Patents
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- 230000008859 change Effects 0.000 claims description 13
- 238000001514 detection method Methods 0.000 claims description 5
- 230000006870 function Effects 0.000 claims description 2
- 230000004044 response Effects 0.000 claims description 2
- 241000205407 Polygonum Species 0.000 claims 2
- 230000004048 modification Effects 0.000 claims 1
- 238000012986 modification Methods 0.000 claims 1
- 238000000034 method Methods 0.000 description 10
- 238000005070 sampling Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000001174 ascending effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000001914 filtration Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10H—ELECTROPHONIC MUSICAL INSTRUMENTS; INSTRUMENTS IN WHICH THE TONES ARE GENERATED BY ELECTROMECHANICAL MEANS OR ELECTRONIC GENERATORS, OR IN WHICH THE TONES ARE SYNTHESISED FROM A DATA STORE
- G10H1/00—Details of electrophonic musical instruments
- G10H1/02—Means for controlling the tone frequencies, e.g. attack or decay; Means for producing special musical effects, e.g. vibratos or glissandos
- G10H1/06—Circuits for establishing the harmonic content of tones, or other arrangements for changing the tone colour
- G10H1/12—Circuits for establishing the harmonic content of tones, or other arrangements for changing the tone colour by filtering complex waveforms
- G10H1/125—Circuits for establishing the harmonic content of tones, or other arrangements for changing the tone colour by filtering complex waveforms using a digital filter
-
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- G10H—ELECTROPHONIC MUSICAL INSTRUMENTS; INSTRUMENTS IN WHICH THE TONES ARE GENERATED BY ELECTROMECHANICAL MEANS OR ELECTRONIC GENERATORS, OR IN WHICH THE TONES ARE SYNTHESISED FROM A DATA STORE
- G10H2250/00—Aspects of algorithms or signal processing methods without intrinsic musical character, yet specifically adapted for or used in electrophonic musical processing
- G10H2250/055—Filters for musical processing or musical effects; Filter responses, filter architecture, filter coefficients or control parameters therefor
- G10H2250/101—Filter coefficient update; Adaptive filters, i.e. with filter coefficient calculation in real time
-
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- G10H—ELECTROPHONIC MUSICAL INSTRUMENTS; INSTRUMENTS IN WHICH THE TONES ARE GENERATED BY ELECTROMECHANICAL MEANS OR ELECTRONIC GENERATORS, OR IN WHICH THE TONES ARE SYNTHESISED FROM A DATA STORE
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- G10H2250/055—Filters for musical processing or musical effects; Filter responses, filter architecture, filter coefficients or control parameters therefor
- G10H2250/111—Impulse response, i.e. filters defined or specified by their temporal impulse response features, e.g. for echo or reverberation applications
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Description
【０００１】
【産業上の利用分野】本発明は、音響信号のイコライ
ザ、音場再生、残響付加等を実行する場合に適するデジ
タル信号処理装置に関する。
ザ、音場再生、残響付加等を実行する場合に適するデジ
タル信号処理装置に関する。
【０００２】
【従来の技術】従来グラフィックイコライザを始めとす
る各種フィルタリングによる音質の加工に用いるデジタ
ル信号処理装置は、フィルタのパラメータを変更するこ
とにより好みの音質加工を実現する。また、コンサート
ホール等の臨場感あふれる音場空間再生のために用いる
デジタル信号処理装置は、そのエコーパターン（インパ
ルス応答ともいう）をモデル化して音場再生、残響付加
等を行っている。このような場合、デジタル信号処理装
置は、音楽ソフトやリスニングルームの状態に合わせ
て、乗算演算またはデータ遅延用ＲＡＭに対するアドレ
ス生成等に必要なパラメータ（係数またはオフセット・
アドレスのこと）を変更することが必要である。なお従
来、前記パラメータを変更する場合には、以下に示すよ
うな方法が用いられている。
る各種フィルタリングによる音質の加工に用いるデジタ
ル信号処理装置は、フィルタのパラメータを変更するこ
とにより好みの音質加工を実現する。また、コンサート
ホール等の臨場感あふれる音場空間再生のために用いる
デジタル信号処理装置は、そのエコーパターン（インパ
ルス応答ともいう）をモデル化して音場再生、残響付加
等を行っている。このような場合、デジタル信号処理装
置は、音楽ソフトやリスニングルームの状態に合わせ
て、乗算演算またはデータ遅延用ＲＡＭに対するアドレ
ス生成等に必要なパラメータ（係数またはオフセット・
アドレスのこと）を変更することが必要である。なお従
来、前記パラメータを変更する場合には、以下に示すよ
うな方法が用いられている。
【０００３】第１の方法は、マイクロコンピュータ等の
コントロール装置から、変更するパラメータを送信する
際のデータラッチパルスを利用してパラメータを書き換
えるものである。これは、例えば図４（ａ）〜（ｃ）に
示すように、パラメータデータを取り込むためのデータ
ラッチパルス信号（同図（ａ）参照）、パラメータデー
タ信号（同図（ｂ）参照）及びデータシフトクロック
（同図（ｃ）参照）によりパラメータを送信する。この
時、データラッチパルスを利用して生成するパラメータ
書き込み信号はプログラムの進行のどこに発生するか不
定である。このため、パラメータ書き込み信号は信号処
理演算中に発生する場合がある。この時、演算またはデ
ータ遅延ＲＡＭのアクセスに必要なパラメータが読み出
せないため、異常な信号処理になり、音の断絶や雑音の
発生原因となる。
コントロール装置から、変更するパラメータを送信する
際のデータラッチパルスを利用してパラメータを書き換
えるものである。これは、例えば図４（ａ）〜（ｃ）に
示すように、パラメータデータを取り込むためのデータ
ラッチパルス信号（同図（ａ）参照）、パラメータデー
タ信号（同図（ｂ）参照）及びデータシフトクロック
（同図（ｃ）参照）によりパラメータを送信する。この
時、データラッチパルスを利用して生成するパラメータ
書き込み信号はプログラムの進行のどこに発生するか不
定である。このため、パラメータ書き込み信号は信号処
理演算中に発生する場合がある。この時、演算またはデ
ータ遅延ＲＡＭのアクセスに必要なパラメータが読み出
せないため、異常な信号処理になり、音の断絶や雑音の
発生原因となる。
【０００４】第２の方法は、信号処理の１単位に対応す
るインストラクションＲＡＭ中に、信号処理では使用せ
ずかつパラメータを蓄えるための空き領域を設け、条件
分岐処理を用いてパラメータの書き換えを行うものであ
る。デジタル信号処理装置はプログラムカウンタによっ
て支配されている。プログラムカウンタは、入力する音
響信号のサンプリング周期（信号処理間隔）に同期した
信号（以後ＦＳ−ＲＳＴという）によって０にクリアさ
れ、インストラクションサイクル毎に順に（ジャンプ、
サブルーチンを含めて）進む。従って、ＦＳ−ＲＳＴ入
力毎に同じプログラムを繰り返す。さて、書き換え処理
を実行するためにプログラムの最後に条件操作命令（Ｏ
ＰＢ命令）と、条件ジャンプ命令（ＪＭＰ命令）を置
く。パラメータ書き換え時のソースプログラムを表１に
示し、パラメータ書き換え時のフローチャートを図５に
示す。
るインストラクションＲＡＭ中に、信号処理では使用せ
ずかつパラメータを蓄えるための空き領域を設け、条件
分岐処理を用いてパラメータの書き換えを行うものであ
る。デジタル信号処理装置はプログラムカウンタによっ
て支配されている。プログラムカウンタは、入力する音
響信号のサンプリング周期（信号処理間隔）に同期した
信号（以後ＦＳ−ＲＳＴという）によって０にクリアさ
れ、インストラクションサイクル毎に順に（ジャンプ、
サブルーチンを含めて）進む。従って、ＦＳ−ＲＳＴ入
力毎に同じプログラムを繰り返す。さて、書き換え処理
を実行するためにプログラムの最後に条件操作命令（Ｏ
ＰＢ命令）と、条件ジャンプ命令（ＪＭＰ命令）を置
く。パラメータ書き換え時のソースプログラムを表１に
示し、パラメータ書き換え時のフローチャートを図５に
示す。
【０００５】
【表１】
【０００６】ここで、ＩＮＳＴフラグ（インストラクシ
ョン・セット・フラグ）はコントロール装置からインタ
ーフェイスブロックへのデータ転送が終わり、インスト
ラクションＲＡＭへ書き込める状態になった時点でセッ
ト（ＯＮ）される。ＥＲＱフラグ（リクエストフラグ）
はこの場合ＯＦＦとする。プログラム最後のＯＰＢ命令
でＩＮＳＴフラグを判定し、ＩＮＳＴフラグがＯＮであ
れば、書き換え処理状態となる。この時インストラクシ
ョンＲＡＭの書き換えのみ実行し、他の命令はマスクさ
れる。一方ＩＮＳＴフラグがＯＦＦの時は、ＯＰＢ命令
は実行されず、次のＪＭＰ命令を実行する。ＥＲＱフラ
グは、ＯＦＦなので、このＪＭＰ命令は一種の待機命令
（ＨＬＴ命令）となってＦＳ−ＲＳＴ入力を待つことに
なる。ＦＳ−ＲＳＴ入力によりプログラムカウンタは０
にクリアされ、０番地からプログラムを開始する。以上
のようにしてインストラクションＲＡＭの書き換えがで
きる。以下に書き換えるインストラクションを示す。 （＊１）パラメータＲＡＭ（例えば、係数ＲＡＭ）の書
き換え開始アドレス指定命令。 （＊２）書き換えるパラメータ分のイミーディエイトデ
ータをロードする命令。 （＊３）自分自身へのジャンプ命令およびＥＲＱフラグ
のリセット命令。
ョン・セット・フラグ）はコントロール装置からインタ
ーフェイスブロックへのデータ転送が終わり、インスト
ラクションＲＡＭへ書き込める状態になった時点でセッ
ト（ＯＮ）される。ＥＲＱフラグ（リクエストフラグ）
はこの場合ＯＦＦとする。プログラム最後のＯＰＢ命令
でＩＮＳＴフラグを判定し、ＩＮＳＴフラグがＯＮであ
れば、書き換え処理状態となる。この時インストラクシ
ョンＲＡＭの書き換えのみ実行し、他の命令はマスクさ
れる。一方ＩＮＳＴフラグがＯＦＦの時は、ＯＰＢ命令
は実行されず、次のＪＭＰ命令を実行する。ＥＲＱフラ
グは、ＯＦＦなので、このＪＭＰ命令は一種の待機命令
（ＨＬＴ命令）となってＦＳ−ＲＳＴ入力を待つことに
なる。ＦＳ−ＲＳＴ入力によりプログラムカウンタは０
にクリアされ、０番地からプログラムを開始する。以上
のようにしてインストラクションＲＡＭの書き換えがで
きる。以下に書き換えるインストラクションを示す。 （＊１）パラメータＲＡＭ（例えば、係数ＲＡＭ）の書
き換え開始アドレス指定命令。 （＊２）書き換えるパラメータ分のイミーディエイトデ
ータをロードする命令。 （＊３）自分自身へのジャンプ命令およびＥＲＱフラグ
のリセット命令。
【０００７】なお（＊２）のイミーディエイトデータが
書き換えるパラメータデータである。また、イミーディ
エイトデータのロードする毎にパラメータＲＡＭの書き
換えアドレスはインクリメント（＋１）する。コントロ
ール装置から、（＊１）から（＊３）のインストラクシ
ョンを送信しインストラクション書き換え後、プログラ
ムは表２及び図６のようになり、ＥＲＱフラグはＯＮ状
態でＦＳ−ＲＳＴ入力を待つ。
書き換えるパラメータデータである。また、イミーディ
エイトデータのロードする毎にパラメータＲＡＭの書き
換えアドレスはインクリメント（＋１）する。コントロ
ール装置から、（＊１）から（＊３）のインストラクシ
ョンを送信しインストラクション書き換え後、プログラ
ムは表２及び図６のようになり、ＥＲＱフラグはＯＮ状
態でＦＳ−ＲＳＴ入力を待つ。
【０００８】
【表２】
【０００９】ＥＲＱフラグは（＊３）のインストラクシ
ョン送信時にセット（ＯＮ）する。よって、次のＦＳ−
ＲＳＴ入力で始まる１回目のルーチンでは、パラメータ
書き換えプログラムの最初のＪＭＰ命令中の条件（ＥＲ
ＱフラグがＯＦＦ）が不成立となり、ＪＭＰ命令は無効
となって次の番地のプログラムを実行する。この番地か
ら、（＊１）から（＊３）の命令が実行され、順次蓄積
のインストラクションＲＡＭから一挙にパラメータＲＡ
Ｍにパラメータがロードされる。（＊３）のＪＭＰ命令
で待機（ＨＬＴ）状態となってＦＳ−ＲＳＴ入力を待つ
とともに、ＥＲＱフラグをリセット（ＯＦＦ）する。次
の２回目のルーチンでは、最初のＪＭＰ命令が有効にな
り、ジャンプ先のアドレスＡＤＲＳ２で待機（ＨＬＴ）
となる。
ョン送信時にセット（ＯＮ）する。よって、次のＦＳ−
ＲＳＴ入力で始まる１回目のルーチンでは、パラメータ
書き換えプログラムの最初のＪＭＰ命令中の条件（ＥＲ
ＱフラグがＯＦＦ）が不成立となり、ＪＭＰ命令は無効
となって次の番地のプログラムを実行する。この番地か
ら、（＊１）から（＊３）の命令が実行され、順次蓄積
のインストラクションＲＡＭから一挙にパラメータＲＡ
Ｍにパラメータがロードされる。（＊３）のＪＭＰ命令
で待機（ＨＬＴ）状態となってＦＳ−ＲＳＴ入力を待つ
とともに、ＥＲＱフラグをリセット（ＯＦＦ）する。次
の２回目のルーチンでは、最初のＪＭＰ命令が有効にな
り、ジャンプ先のアドレスＡＤＲＳ２で待機（ＨＬＴ）
となる。
【００１０】以上のようにしてパラメータの書き換えを
実行することができるが、サンプリング周期に実行でき
るプログラムステップ中に、書き換えるパラメータ分の
ステップ＋３ステップ（ＯＰＢ，ＪＭＰ２つ）分のエリ
アをあけなければならず、書き換えるパラメータが多く
なればなるほど、本来持っている信号能力を低下させ、
マイクロコンピュータ等のコントロール装置に対し、パ
ラメータを書き換える度にインストラクションを送信し
なければならないといった大きな負担を負わせる欠点が
ある。
実行することができるが、サンプリング周期に実行でき
るプログラムステップ中に、書き換えるパラメータ分の
ステップ＋３ステップ（ＯＰＢ，ＪＭＰ２つ）分のエリ
アをあけなければならず、書き換えるパラメータが多く
なればなるほど、本来持っている信号能力を低下させ、
マイクロコンピュータ等のコントロール装置に対し、パ
ラメータを書き換える度にインストラクションを送信し
なければならないといった大きな負担を負わせる欠点が
ある。
【００１１】また、上記２例の従来の方法の場合、書き
換えたパラメータが特にゲインコントロール係数の時
は、音響信号が図７に（ｂ）に示すように図７（ｂ）の
パラメータ変化タイミングで不連続波形Ａとなり、ノイ
ズを発生させる欠点もある。
換えたパラメータが特にゲインコントロール係数の時
は、音響信号が図７に（ｂ）に示すように図７（ｂ）の
パラメータ変化タイミングで不連続波形Ａとなり、ノイ
ズを発生させる欠点もある。
【００１２】
【発明が解決しようとする課題】本発明の目的は、主に
音響信号のイコライザ、音場再生、残響付加等を実行す
るデジタル信号処理装置に関して、イコライザの周波数
特性、音場再生、残響付加特性を変更する時に、音楽を
聞きながらノイズをださずスムーズに上記特性を変える
ことのでき、しかも信号処理期間がフルに使えて信号処
理能力を落すことのないデジタル信号処理装置を提供す
ることにある。
音響信号のイコライザ、音場再生、残響付加等を実行す
るデジタル信号処理装置に関して、イコライザの周波数
特性、音場再生、残響付加特性を変更する時に、音楽を
聞きながらノイズをださずスムーズに上記特性を変える
ことのでき、しかも信号処理期間がフルに使えて信号処
理能力を落すことのないデジタル信号処理装置を提供す
ることにある。
【００１３】
【課題を解決するための手段と作用】上記目的を達成す
るため本発明は、
るため本発明は、
【００１４】（１）乗算演算または外部メモリに対する
アドレス生成に必要なパラメータデータを、順次コント
ロール装置から送信してバッファメモリに書き込み後、
該メモリに書き込まれたパラメータデータに一挙に書き
換えるような機能をもったデジタル信号処理装置におい
て、前記バッファメモリに書き込まれたパラメータデー
タが書き込まれるパラメータ用内部メモリに対し、前記
コントロール装置から設定するアドレスとプログラムで
制御している前記パラメータ用内部メモリのアドレスと
を比較して前記バッファメモリからリードしたパラメー
タデータを前記内部メモリに書き込むための制御信号を
生成する手段を設け、前記バッファメモリからリードし
たパラメータデータを、前記内部メモリに書き込むとと
もに乗算演算または外部メモリのアドレス生成に使用す
る手段を有したことを特徴とするデジタル信号処理装置
としている。また本発明は、
アドレス生成に必要なパラメータデータを、順次コント
ロール装置から送信してバッファメモリに書き込み後、
該メモリに書き込まれたパラメータデータに一挙に書き
換えるような機能をもったデジタル信号処理装置におい
て、前記バッファメモリに書き込まれたパラメータデー
タが書き込まれるパラメータ用内部メモリに対し、前記
コントロール装置から設定するアドレスとプログラムで
制御している前記パラメータ用内部メモリのアドレスと
を比較して前記バッファメモリからリードしたパラメー
タデータを前記内部メモリに書き込むための制御信号を
生成する手段を設け、前記バッファメモリからリードし
たパラメータデータを、前記内部メモリに書き込むとと
もに乗算演算または外部メモリのアドレス生成に使用す
る手段を有したことを特徴とするデジタル信号処理装置
としている。また本発明は、
【００１５】（２）前記パラメータで変化される音響信
号に対応するデジタル信号のゼロクロスを検出した後、
前記バッファメモリからリードしたパラメータデータを
前記内部メモリに書き込むとともにそのデータを乗算ま
たは外部メモリのアドレス生成に使用する手段を有した
上記（１）に記載のデジタル信号処理装置としている。
号に対応するデジタル信号のゼロクロスを検出した後、
前記バッファメモリからリードしたパラメータデータを
前記内部メモリに書き込むとともにそのデータを乗算ま
たは外部メモリのアドレス生成に使用する手段を有した
上記（１）に記載のデジタル信号処理装置としている。
【００１６】即ち本発明は、バッファメモリのアドレス
とプログラムで制御している内部メモリのアドレスを比
較し、バッファメモリの出力を利用して、バッファメモ
リから内部メモリにデータ書き込み最中に、内部メモリ
出力データを受け取るレジスタに対し内部メモリ出力が
とぎれることがないようにし、また音響信号のゼロクロ
ス時点で上記データの処理を行なうことにより、ノイズ
原因等が生じないようにしている。また本発明は、前記
従来装置の第２の方法のように信号処理期間にパラメー
タ変換用空き領域を設けるようなことをせず、信号処理
期間をフルにつかえるようにすることで、信号処理能力
の低下を防いでいる。
とプログラムで制御している内部メモリのアドレスを比
較し、バッファメモリの出力を利用して、バッファメモ
リから内部メモリにデータ書き込み最中に、内部メモリ
出力データを受け取るレジスタに対し内部メモリ出力が
とぎれることがないようにし、また音響信号のゼロクロ
ス時点で上記データの処理を行なうことにより、ノイズ
原因等が生じないようにしている。また本発明は、前記
従来装置の第２の方法のように信号処理期間にパラメー
タ変換用空き領域を設けるようなことをせず、信号処理
期間をフルにつかえるようにすることで、信号処理能力
の低下を防いでいる。
【００１７】
【実施例】以下、図面を参照して本発明の一実施例を詳
細に説明する。図１は本発明に係わるデジタル信号処理
装置の構成を示すブロック図であり、グラフィックイコ
ライザを始めとする各種フィルタリングによる音質加工
や、音場再生、残響付加等のデジタル信号処理演算にお
ける乗算を行うものを示している。ここで、１はデジタ
ル信号処理装置のインタフェイス回路、２はパラメータ
データを順次蓄えるバッファＲＡＭ、３はバッファＲＡ
Ｍアドレスカウンタ、４はパラメータ書き込みアドレス
カウンタ、５はアドレス比較器、６は係数ポインタで、
比較器５はカウンタ４と係数ポインタ６の出力を比較す
る。７は係数ＲＡＭで、このＲＡＭ７はＲＡＭ２からの
パラメータデータ書き込み時に、当然読み出しはできな
い。８は係数レジスタ、９は被乗数レジスタ、１０は乗
算器、１１は乗算結果レジスタ、１２は音響信号データ
入力回路、１３は音響信号のゼロクロス検出回路、１４
はコントロール装置からの送信データ、１５はパラメー
タ書き込みスタートアドレス、１６はパラメータ書き込
みアドレス、１７は係数ＲＡＭアドレス、１８は乗算器
１０での乗数となる係数パラメータ、１９は書き込み許
可信号、２０は比較器５での比較値一致で係数ＲＡＭ７
に書き込み許可を与えるライトイネーブル信号、２１，
２２は変更パラメータ、２３はバッファＲＡＭアドレ
ス、２４は音響信号のゼロクロス検出信号、２５はデー
タバス、２６は入力データ、２７は音響信号のシリアル
入力データである。２８はライトイネーブル信号２０で
開閉制御されるトライステートバッファ、２９は前記コ
ントロール装置で、これはマイコン等よりなる。
細に説明する。図１は本発明に係わるデジタル信号処理
装置の構成を示すブロック図であり、グラフィックイコ
ライザを始めとする各種フィルタリングによる音質加工
や、音場再生、残響付加等のデジタル信号処理演算にお
ける乗算を行うものを示している。ここで、１はデジタ
ル信号処理装置のインタフェイス回路、２はパラメータ
データを順次蓄えるバッファＲＡＭ、３はバッファＲＡ
Ｍアドレスカウンタ、４はパラメータ書き込みアドレス
カウンタ、５はアドレス比較器、６は係数ポインタで、
比較器５はカウンタ４と係数ポインタ６の出力を比較す
る。７は係数ＲＡＭで、このＲＡＭ７はＲＡＭ２からの
パラメータデータ書き込み時に、当然読み出しはできな
い。８は係数レジスタ、９は被乗数レジスタ、１０は乗
算器、１１は乗算結果レジスタ、１２は音響信号データ
入力回路、１３は音響信号のゼロクロス検出回路、１４
はコントロール装置からの送信データ、１５はパラメー
タ書き込みスタートアドレス、１６はパラメータ書き込
みアドレス、１７は係数ＲＡＭアドレス、１８は乗算器
１０での乗数となる係数パラメータ、１９は書き込み許
可信号、２０は比較器５での比較値一致で係数ＲＡＭ７
に書き込み許可を与えるライトイネーブル信号、２１，
２２は変更パラメータ、２３はバッファＲＡＭアドレ
ス、２４は音響信号のゼロクロス検出信号、２５はデー
タバス、２６は入力データ、２７は音響信号のシリアル
入力データである。２８はライトイネーブル信号２０で
開閉制御されるトライステートバッファ、２９は前記コ
ントロール装置で、これはマイコン等よりなる。
【００１８】例えば、グラフィックイコライザ等の信号
処理に用いる巡回型２次のデジタルフィルタ演算は、５
個以上のパラメータを使用する。また低域フィルタ演算
の場合は係数倍精度演算が必要で、この時パラメータは
１０個以上になる。従って、イコライザのフィルタ特性
をリアルタイムに変更するには、これらのパラメータを
一度（１サンプリング内）に書き換えなければならな
い。まず、コントロール装置２９からバッファＲＡＭ２
へ送信するパラメータ数をインタフェイス回路１に設定
する。次にコントロール装置２９からインタフェイス回
路１を介して変更するパラメータ２１をバッファＲＡＭ
２に書き込む。バッファＲＡＭアドレスカウンタ３は０
からスタートし、設定した個数のパラメータを、バッフ
ァＲＡＭ２に書き込むとバッファＲＡＭアドレスカウン
タ３は０にクリアされ、ストップする。このコントロー
ル装置２９からバッファＲＡＭ２へのパラメータの書き
込みは、プログラムの進行（デジタル信号処理）とは独
立に実行される。フィルタの係数パラメータは係数ＲＡ
Ｍアドレス１７の降順または昇順に配置する（本説明の
場合は昇順とする）ため、バッファＲＡＭアドレス２３
の値０から、係数ＲＡＭ７のパラメータの配置に合わせ
て、バッファＲＡＭ２へ変更パラメータ２１を書き込
む。次にコントロール装置２９からパラメータ書き込み
スタートアドレス１５をパラメータ書き込みアドレスカ
ウンタ４にセットする。このアドレス設定はバッファＲ
ＡＭ２へのパラメータ書き込み前に実行してもよい。こ
こでコントロール装置２９から書き込みスタート信号を
送信し、インタフェイス回路１を介して、書き込み許可
信号１９をアドレス比較器５に与える。係数ポインタ６
はプログラム進行に従いインクリメント（＋１）し、係
数ＲＡＭ出力から係数パラメータ１８を係数レジスタ８
にセットする。係数ＲＡＭアドレス１７とパラメータ書
き込み（スタート）アドレス１６が一致すると、アドレ
ス比較器５は係数ＲＡＭ７にライトイネーブル信号２０
を与える。このアドレスが一致している期間、バッファ
ＲＡＭ２のアドレス値０の変更パラメータ出力２２を係
数ＲＡＭ７に書き込み、同時に係数レジスタ８への係数
パラメータ１８は係数ＲＡＭ出力データからバッファＲ
ＡＭ出力データ（変更パラメータ２２）に切り替わる。
係数ポインタ６が＋１すると同時にパラメータ書き込み
アドレスカウンタ４とバッファＲＡＭアドレスカウンタ
３も＋１する。この動作をバッファＲＡＭアドレスカウ
ンタ３の値が、先に設定した、変更するパラメータ数に
達するまで実行する。最後のパラメータを係数ＲＡＭ７
と係数レジスタ８に対して書き込みが終わると、パラメ
ータ書き込みアドレスカウンタ４は＋１してストップ
し、バッファＲＡＭアドレスカウンタ３は０にクリアさ
れストップする。
処理に用いる巡回型２次のデジタルフィルタ演算は、５
個以上のパラメータを使用する。また低域フィルタ演算
の場合は係数倍精度演算が必要で、この時パラメータは
１０個以上になる。従って、イコライザのフィルタ特性
をリアルタイムに変更するには、これらのパラメータを
一度（１サンプリング内）に書き換えなければならな
い。まず、コントロール装置２９からバッファＲＡＭ２
へ送信するパラメータ数をインタフェイス回路１に設定
する。次にコントロール装置２９からインタフェイス回
路１を介して変更するパラメータ２１をバッファＲＡＭ
２に書き込む。バッファＲＡＭアドレスカウンタ３は０
からスタートし、設定した個数のパラメータを、バッフ
ァＲＡＭ２に書き込むとバッファＲＡＭアドレスカウン
タ３は０にクリアされ、ストップする。このコントロー
ル装置２９からバッファＲＡＭ２へのパラメータの書き
込みは、プログラムの進行（デジタル信号処理）とは独
立に実行される。フィルタの係数パラメータは係数ＲＡ
Ｍアドレス１７の降順または昇順に配置する（本説明の
場合は昇順とする）ため、バッファＲＡＭアドレス２３
の値０から、係数ＲＡＭ７のパラメータの配置に合わせ
て、バッファＲＡＭ２へ変更パラメータ２１を書き込
む。次にコントロール装置２９からパラメータ書き込み
スタートアドレス１５をパラメータ書き込みアドレスカ
ウンタ４にセットする。このアドレス設定はバッファＲ
ＡＭ２へのパラメータ書き込み前に実行してもよい。こ
こでコントロール装置２９から書き込みスタート信号を
送信し、インタフェイス回路１を介して、書き込み許可
信号１９をアドレス比較器５に与える。係数ポインタ６
はプログラム進行に従いインクリメント（＋１）し、係
数ＲＡＭ出力から係数パラメータ１８を係数レジスタ８
にセットする。係数ＲＡＭアドレス１７とパラメータ書
き込み（スタート）アドレス１６が一致すると、アドレ
ス比較器５は係数ＲＡＭ７にライトイネーブル信号２０
を与える。このアドレスが一致している期間、バッファ
ＲＡＭ２のアドレス値０の変更パラメータ出力２２を係
数ＲＡＭ７に書き込み、同時に係数レジスタ８への係数
パラメータ１８は係数ＲＡＭ出力データからバッファＲ
ＡＭ出力データ（変更パラメータ２２）に切り替わる。
係数ポインタ６が＋１すると同時にパラメータ書き込み
アドレスカウンタ４とバッファＲＡＭアドレスカウンタ
３も＋１する。この動作をバッファＲＡＭアドレスカウ
ンタ３の値が、先に設定した、変更するパラメータ数に
達するまで実行する。最後のパラメータを係数ＲＡＭ７
と係数レジスタ８に対して書き込みが終わると、パラメ
ータ書き込みアドレスカウンタ４は＋１してストップ
し、バッファＲＡＭアドレスカウンタ３は０にクリアさ
れストップする。
【００１９】以上のように、パラメータ書き込みアドレ
ス１６と係数ＲＡＭアドレス１７を比較しアドレスが一
致している期間に、バッファＲＡＭ２からリードしたパ
ラメータ２２を係数ＲＡＭ７に書き込むと同時に係数レ
ジスタ８にセットすることにより、係数レジスタ８から
見ると、係数パラメータ１８は係数ＲＡＭ７の書き込み
期間中にもとぎれることなく与えられ、フィルタ演算を
中断することなく継続し、フィルタ演算に必要なパラメ
ータを一度に変更することができ、かつ信号処理期間に
従来のごとく空き領域を設けることなく信号処理期間を
フルに使えるため、デジタル信号処理装置の持つ信号処
理能力をなんら低下させることもない。図２は以上の動
作のタイミング図で、変更するパラメータの数が４個の
場合である。図２において（ａ）は信号処理装置のシス
テムクロック、（ｂ）はプログラムカウンタのデータ、
（ｃ）は係数ＲＡＭアドレスのデータ、（ｄ）はパラメ
ータ書き込みアドレスのデータ、（ｅ）はバッファＲＡ
Ｍアドレスのデータ、（ｆ）は係数ＲＡＭに対するライ
トイネーブル信号、（ｇ）は係数ＲＡＭリード出力デー
タ、（ｋ）はバッファＲＡＭリード出力データ、（ｉ）
は係数レジスタのデータ、（ｊ）はカウンタ３のカウン
ト許可期間、（ｈ）はカウンタ３のカウントクロックで
ある。この図２で分ることは、同図（ｆ）のライトイネ
ーブル信号がアクティブ（低レベル）になり係数ＲＡＭ
７へＲＡＭ２からパラメータデータを書き込んでいる
間、同図（ｇ）のＲＡＭ７の出力は高インピーダンスで
あるが、この間トライステートバッファ２８が開き、カ
ウンタ３のクロックに合わせて、変更されるパラメータ
データがバッファＲＡＭ２から直接係数レジスタ８へ、
とぎれることなく送出されていることである。
ス１６と係数ＲＡＭアドレス１７を比較しアドレスが一
致している期間に、バッファＲＡＭ２からリードしたパ
ラメータ２２を係数ＲＡＭ７に書き込むと同時に係数レ
ジスタ８にセットすることにより、係数レジスタ８から
見ると、係数パラメータ１８は係数ＲＡＭ７の書き込み
期間中にもとぎれることなく与えられ、フィルタ演算を
中断することなく継続し、フィルタ演算に必要なパラメ
ータを一度に変更することができ、かつ信号処理期間に
従来のごとく空き領域を設けることなく信号処理期間を
フルに使えるため、デジタル信号処理装置の持つ信号処
理能力をなんら低下させることもない。図２は以上の動
作のタイミング図で、変更するパラメータの数が４個の
場合である。図２において（ａ）は信号処理装置のシス
テムクロック、（ｂ）はプログラムカウンタのデータ、
（ｃ）は係数ＲＡＭアドレスのデータ、（ｄ）はパラメ
ータ書き込みアドレスのデータ、（ｅ）はバッファＲＡ
Ｍアドレスのデータ、（ｆ）は係数ＲＡＭに対するライ
トイネーブル信号、（ｇ）は係数ＲＡＭリード出力デー
タ、（ｋ）はバッファＲＡＭリード出力データ、（ｉ）
は係数レジスタのデータ、（ｊ）はカウンタ３のカウン
ト許可期間、（ｈ）はカウンタ３のカウントクロックで
ある。この図２で分ることは、同図（ｆ）のライトイネ
ーブル信号がアクティブ（低レベル）になり係数ＲＡＭ
７へＲＡＭ２からパラメータデータを書き込んでいる
間、同図（ｇ）のＲＡＭ７の出力は高インピーダンスで
あるが、この間トライステートバッファ２８が開き、カ
ウンタ３のクロックに合わせて、変更されるパラメータ
データがバッファＲＡＭ２から直接係数レジスタ８へ、
とぎれることなく送出されていることである。
【００２０】図３に示すように、音響信号のデジタル信
号処理ではサンプリングデータとして、符号付き数値表
現（例えば２の補数表現）を使うため、０データを基準
として、プラス側からマイナス側（ｍ→ｍ＋１）、マイ
ナス側からプラス側（ｍ＋７→ｍ＋８）にデータが変わ
る時、符号ビットが１から０、または０から１に変化す
る（この状態を以降ゼロクロスと呼ぶ）。前記書き込み
スタート信号をインタフェイス回路にセットした後、前
サンプリング入力データと現サンプリング入力データの
符号ビットをゼロクロス検出回路１３で検出し、アドレ
ス比較器５に対し書き込み許可信号１９を出し、前記パ
ラメータ書き換え動作を実行する。
号処理ではサンプリングデータとして、符号付き数値表
現（例えば２の補数表現）を使うため、０データを基準
として、プラス側からマイナス側（ｍ→ｍ＋１）、マイ
ナス側からプラス側（ｍ＋７→ｍ＋８）にデータが変わ
る時、符号ビットが１から０、または０から１に変化す
る（この状態を以降ゼロクロスと呼ぶ）。前記書き込み
スタート信号をインタフェイス回路にセットした後、前
サンプリング入力データと現サンプリング入力データの
符号ビットをゼロクロス検出回路１３で検出し、アドレ
ス比較器５に対し書き込み許可信号１９を出し、前記パ
ラメータ書き換え動作を実行する。
【００２１】ゼロクロス近傍のデータは０に近いため、
これにパラメータ（特にゲインパラメータ）を乗算して
も変化量は少ない。よって、信号処理出力データは不連
続波形になりにくく、つまり図７のＡ波形になりにくい
ため、ノイズを出さずにパラメータの変更を実行するこ
とができる。図３（ａ）はパラメータ変更前の音響信号
を示し、図３（ｂ）は同音響信号がゼロクロスでパラメ
ータ変更される状態を示す。この（ｂ）の波形を見ても
分かる通り例えばｍ，ｍ＋１の点の間以降の音響波形
が、パラメータ変更された音響波形である。
これにパラメータ（特にゲインパラメータ）を乗算して
も変化量は少ない。よって、信号処理出力データは不連
続波形になりにくく、つまり図７のＡ波形になりにくい
ため、ノイズを出さずにパラメータの変更を実行するこ
とができる。図３（ａ）はパラメータ変更前の音響信号
を示し、図３（ｂ）は同音響信号がゼロクロスでパラメ
ータ変更される状態を示す。この（ｂ）の波形を見ても
分かる通り例えばｍ，ｍ＋１の点の間以降の音響波形
が、パラメータ変更された音響波形である。
【００２２】
【発明の効果】以上説明したように、本発明のデジタル
信号処理装置によれば、次のような効果を奏する。乗算
演算または外部メモリに対するアドレス生成に必要なパ
ラメータをコントロール装置から送信し、複数個のパラ
メータをバッファメモリに書き込み後、パラメータ用内
部メモリに対してコントロール装置から設定するアドレ
スとプログラムで制御しているパラメータ用内部メモリ
のアドレスを比較して、バッファメモリからリードした
データを前記内部メモリに書き込むための制御信号を生
成することにより、音楽を聞きながら好みの音場再生や
グラフィックイコライザの特性を変更する操作をする場
合、デジタル信号処理を中断させることなくパラメータ
変更をすることができる。また、前記バッファメモリか
らリードしたデータを前記内部メモリに書き込むと同時
に、そのデータを乗算演算または外部メモリのアドレス
生成に使用することにより、前記内部メモリに対し書き
込みを実行する時、乗算演算または外部ＲＡＭへのアド
レス生成に対して、前記バッファメモリからリードした
データを使用することにより、パラメータを変更した信
号処理演算と前記内部メモリに対するパラメータ変更
は、プログラムしたデジタル信号処理演算になんら影響
を与えることがないし、信号処理能力を何ら低下させる
こともない。また前記従来例の第２の方法のように、信
号処理の１単位内（例えば、１サンプル期間）にパラメ
ータ変更のため空き領域を設ける必要がなく、信号処理
の１単位をフル活用できるため、信号処理能力を低下さ
せることもなくパラメータを一度に変更することができ
る。そして、デジタル信号のゼロクロスを検出した後、
前記パラメータ変更動作をする時、信号処理出力データ
は不連続波形になりにくく、ノイズを出さずにパラメー
タの変更をリアルタイムに実行することができるという
優れた効果を得ることができる。
信号処理装置によれば、次のような効果を奏する。乗算
演算または外部メモリに対するアドレス生成に必要なパ
ラメータをコントロール装置から送信し、複数個のパラ
メータをバッファメモリに書き込み後、パラメータ用内
部メモリに対してコントロール装置から設定するアドレ
スとプログラムで制御しているパラメータ用内部メモリ
のアドレスを比較して、バッファメモリからリードした
データを前記内部メモリに書き込むための制御信号を生
成することにより、音楽を聞きながら好みの音場再生や
グラフィックイコライザの特性を変更する操作をする場
合、デジタル信号処理を中断させることなくパラメータ
変更をすることができる。また、前記バッファメモリか
らリードしたデータを前記内部メモリに書き込むと同時
に、そのデータを乗算演算または外部メモリのアドレス
生成に使用することにより、前記内部メモリに対し書き
込みを実行する時、乗算演算または外部ＲＡＭへのアド
レス生成に対して、前記バッファメモリからリードした
データを使用することにより、パラメータを変更した信
号処理演算と前記内部メモリに対するパラメータ変更
は、プログラムしたデジタル信号処理演算になんら影響
を与えることがないし、信号処理能力を何ら低下させる
こともない。また前記従来例の第２の方法のように、信
号処理の１単位内（例えば、１サンプル期間）にパラメ
ータ変更のため空き領域を設ける必要がなく、信号処理
の１単位をフル活用できるため、信号処理能力を低下さ
せることもなくパラメータを一度に変更することができ
る。そして、デジタル信号のゼロクロスを検出した後、
前記パラメータ変更動作をする時、信号処理出力データ
は不連続波形になりにくく、ノイズを出さずにパラメー
タの変更をリアルタイムに実行することができるという
優れた効果を得ることができる。
【図１】図１は本発明の一実施例の構成図。
【図２】図２は同構成の動作を示すタイミングチャー
ト。
ト。
【図３】図３はゼロクロスによるパラメータ変更を説明
するための音響波形図。
するための音響波形図。
【図４】図４は従来のパラメータ変換方法を説明するタ
イミングチャート。
イミングチャート。
【図５】図５は従来の他のパラメータ変更方法を説明す
るためのフローチャート。
るためのフローチャート。
【図６】図６は同方法を説明する表２の説明図。
【図７】図７は上記従来のパラメータ変更方法を説明す
る際に用いる信号波形図。
る際に用いる信号波形図。
１…インタフェイス回路、２…バッファＲＡＭ、３…バ
ッファＲＡＭアドレスカウンタ、４…パラメータ書き込
みアドレスカウンタ、５…アドレス比較器、６…係数ポ
インタ、８…係数レジスタ、９…被乗数レジスタ、１０
…乗算器、１１…乗算結果レジスタ、１２…データ入力
回路、１３…ゼロクロス検出回路、２８…トライステー
トバッファ、２９…コントロール装置。
ッファＲＡＭアドレスカウンタ、４…パラメータ書き込
みアドレスカウンタ、５…アドレス比較器、６…係数ポ
インタ、８…係数レジスタ、９…被乗数レジスタ、１０
…乗算器、１１…乗算結果レジスタ、１２…データ入力
回路、１３…ゼロクロス検出回路、２８…トライステー
トバッファ、２９…コントロール装置。
Claims (9)
- 【請求項１】 乗算演算または外部メモリに対するアド
レス生成に必要なパラメ−タデ−タを、順次コントロ−
ル装置から送信してバッファメモリに書き込んだ後、前
記バッファメモリに書き込まれたパラメ−タデ−タをパ
ラメ−タ用内部メモリに１サンプル期間内に書き換える
デジタル信号処理装置において、 前記バッファメモリに書き込まれたパラメ−タデ−タが
書き込まれる前記パラメ−タ用内部メモリに対し、前記
コントロ−ル装置から設定されるアドレスとプログラム
で制御される前記パラメ−タ用内部メモリのアドレスと
を比較して、前記バッファメモリから読み出したパラメ
−タデ−タを前記パラメ−タ用内部メモリに書き込むた
めの制御信号を生成する第１の手段と、 前記バッファメモリから読み出したパラメ−タデ−タ
を、前記パラメ−タ用内部メモリに書き込むと共に、乗
算演算または外部メモリのアドレス生成に使用する第２
の手段と を具備することを特徴とするデジタル信号処理
装置。 - 【請求項２】 前記パラメ−タデ−タで変化する音響信
号に対応するデジタル信号のゼロクロスを検出するゼロ
クロス検出手段をさらに備え、前記ゼロクロス検出手段
でゼロクロスを検出した時、前記バッファメモリから読
み出したパラメ−タデ−タを前記パラメ−タ用内部メモ
リに書き込むと共に、前記パラメ−タデ−タを乗算また
は外部メモリのアドレス生成に使用することを特徴とす
る請求項１記載のデジタル信号処理装置。 - 【請求項３】 前記パラメ−タ用内部メモリは、係数Ｒ
ＡＭであり、前記パラメ−タデ−タは、乗算器の係数デ
−タであり、前記係数デ−タを乗算に使用することを特
徴とする請求項１記載のデジタル信号処理装置。 - 【請求項４】 前記パラメ−タ用内部メモリは、オフセ
ットデ−タＲＡＭであり、前記パラメ−タデ−タは、前
記オフセットデ−タＲＡＭのオフセットデ−タであり、
前記オフセットデ−タを前記外部メモリのアドレス生成
に使用することを特徴とする請求項１記載のデジタル信
号処理装置。 - 【請求項５】 コントロ−ル装置から送信された変更す
べきパラメ−タデ−タを記憶するデ−タバッファ記憶手
段と、 前記デ−タバッファ記憶手段のアドレスを指定する第１
のアドレスカウンタ手段と、 前記コントロ−ル装置からパラメ−タデ−タの変更スタ
−トアドレスが供給され、パラメ−タ書き込みアドレス
を生成する第２のアドレスカウンタ手段と、 デ−タを記憶する内部記憶手段と、 前記内部記憶手段のアドレスを指定するポインタ手段
と、 前記第２のアドレスカウンタ手段から出力されるアドレ
スと前記ポインタ手段から出力されるアドレスとを比較
し、これらアドレスが一致したときに前記内部記憶手段
を書き込み可能状態に設定するアドレス比較手段と、 前記アドレス比較手段により前記内部記憶手段が書き込
み可能状態に設定されたときに、前記デ−タバッファ記
憶手段に記憶された変更すべきパラメ−タデ−タを前記
内部記憶手段に転送する転送手段と を具備することを特
徴とするデジタル信号処理装置。 - 【請求項６】 音響信号に対応するデジタル信号のゼロ
クロスを検出するゼロクロス検出手段をさらに備え、前
記ゼロクロス検出手段でゼロクロスを検出した時、前記
デ−タバッファ記憶手段から読み出したパラメ−タデ−
タを前記内部記憶手段に書き込むと共に、前記パラメ−
タデ−タを乗算または外部メモリのアドレス生成に使用
することを特徴とする請求項５記載のデジタル信号処理
装置。 - 【請求項７】 前記内部記憶手段は、係数ＲＡＭから構
成されることを特徴とする請求項５記載のデジタル信号
処理装置。 - 【請求項８】 前記内部記憶手段は、オフセットデ−タ
ＲＡＭから構成されることを特徴とする請求項５記載の
デジタル信号処理装置。 - 【請求項９】 プログラムの制御の下で動作するデジタ
ル信号処理装置において、 第１のデ−タを記憶する内部メモリと、 前記内部メモリに接続され、前記第１のデ−タを受け取
るレジスタと、 前記レジスタに接続され、前記レジスタから出力される
前記第１のデ−タを受け取り、前記第１のデ−タを用い
て予め設定されたファンクションを実行するロ ジック回
路と、 前記第１のデ−タを変更するために用いられる第２のデ
−タを記憶するデ−タバッファメモリと、 前記第２のデ−タの書き込みスタ−トアドレスを指定す
る書き込みスタ−トアドレスカウンタと、 前記内部メモリの現アドレスを指定するポインタと、 前記書き込みスタ−トアドレスカウンタ及び前記ポイン
タに接続され、前記書き込みスタ−トアドレスと前記現
アドレスとを比較するアドレス比較器と、 前記バッファメモリ内の前記第２のデ−タの転送を制御
するコントロ−ル装置と、 前記アドレス比較器において前記書き込みスタ−トアド
レスと前記現アドレスが一致したときに、前記コントロ
−ル装置の制御に基づいて、前記内部メモリに前記第２
のデ−タを書き込み、かつ、前記レジスタに前記第２の
デ−タを転送する手段と を具備することを特徴とするデ
ジタル信号処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3100799A JP2680483B2 (ja) | 1991-05-02 | 1991-05-02 | デジタル信号処理装置 |
| US07/877,107 US5386529A (en) | 1991-05-02 | 1992-05-01 | Digital signal processor for use in sound quality treatment by filtering |
| KR1019920007426A KR970004092B1 (ko) | 1991-05-02 | 1992-05-01 | 디지탈신호처리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3100799A JP2680483B2 (ja) | 1991-05-02 | 1991-05-02 | デジタル信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04330561A JPH04330561A (ja) | 1992-11-18 |
| JP2680483B2 true JP2680483B2 (ja) | 1997-11-19 |
Family
ID=14283452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3100799A Expired - Fee Related JP2680483B2 (ja) | 1991-05-02 | 1991-05-02 | デジタル信号処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5386529A (ja) |
| JP (1) | JP2680483B2 (ja) |
| KR (1) | KR970004092B1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2924643B2 (ja) * | 1994-05-19 | 1999-07-26 | ヤマハ株式会社 | ディジタル信号処理方法及び装置 |
| US5689571A (en) * | 1994-12-08 | 1997-11-18 | Kawai Musical Inst. Mfg. Co., Ltd. | Device for producing reverberation sound |
| US5867726A (en) * | 1995-05-02 | 1999-02-02 | Hitachi, Ltd. | Microcomputer |
| JP2998612B2 (ja) * | 1995-06-06 | 2000-01-11 | ヤマハ株式会社 | 楽音発生装置 |
| US5781636A (en) * | 1996-04-22 | 1998-07-14 | United Microelectronics Corporation | Method and apparatus for generating sounds with tremolo and vibrato sound effects |
| JP3163984B2 (ja) * | 1996-06-28 | 2001-05-08 | ヤマハ株式会社 | 楽音発生装置 |
| US6441290B2 (en) * | 2000-02-01 | 2002-08-27 | Yamaha Corporation | Apparatus and method for reproducing or recording, via buffer memory, sample data supplied from storage device |
| JP2002344320A (ja) * | 2001-05-21 | 2002-11-29 | Sony Corp | ディジタル信号処理装置及びディジタル信号処理方法 |
| JP2003104389A (ja) * | 2001-09-28 | 2003-04-09 | Nihon Pharmaceutical Co Ltd | 自立性包装体 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4715800A (en) * | 1984-10-17 | 1987-12-29 | Nippondenso Co., Ltd. | Rotary compressor with clutch actuated by hydraulic fluid and compressed fluid |
| US4731835A (en) * | 1984-11-19 | 1988-03-15 | Nippon Gakki Seizo Kabushiki Kaisha | Reverberation tone generating apparatus |
| JPS636494U (ja) * | 1986-06-30 | 1988-01-16 | ||
| US4888808A (en) * | 1987-03-23 | 1989-12-19 | Matsushita Electric Industrial Co., Ltd. | Digital equalizer apparatus enabling separate phase and amplitude characteristic modification |
| US5293611A (en) * | 1988-09-20 | 1994-03-08 | Hitachi, Ltd. | Digital signal processor utilizing a multiply-and-add function for digital filter realization |
| US5086475A (en) * | 1988-11-19 | 1992-02-04 | Sony Corporation | Apparatus for generating, recording or reproducing sound source data |
| US5091951A (en) * | 1989-06-26 | 1992-02-25 | Pioneer Electronic Corporation | Audio signal data processing system |
| US5255323A (en) * | 1990-04-02 | 1993-10-19 | Pioneer Electronic Corporation | Digital signal processing device and audio apparatus using the same |
| US5216718A (en) * | 1990-04-26 | 1993-06-01 | Sanyo Electric Co., Ltd. | Method and apparatus for processing audio signals |
| JPH04149598A (ja) * | 1990-10-12 | 1992-05-22 | Pioneer Electron Corp | 音場補正装置 |
-
1991
- 1991-05-02 JP JP3100799A patent/JP2680483B2/ja not_active Expired - Fee Related
-
1992
- 1992-05-01 KR KR1019920007426A patent/KR970004092B1/ko not_active IP Right Cessation
- 1992-05-01 US US07/877,107 patent/US5386529A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5386529A (en) | 1995-01-31 |
| KR920022668A (ko) | 1992-12-19 |
| JPH04330561A (ja) | 1992-11-18 |
| KR970004092B1 (ko) | 1997-03-25 |
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Free format text: PAYMENT UNTIL: 20080801 Year of fee payment: 11 |
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