JPH05165630A - ディジタル信号プロセッサ - Google Patents

ディジタル信号プロセッサ

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JPH05165630A
JPH05165630A JP3335261A JP33526191A JPH05165630A JP H05165630 A JPH05165630 A JP H05165630A JP 3335261 A JP3335261 A JP 3335261A JP 33526191 A JP33526191 A JP 33526191A JP H05165630 A JPH05165630 A JP H05165630A
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condition flag
dsp
digital signal
signal processor
microcomputer
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和男 渡辺
Makio Yamaki
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    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04SSTEREOPHONIC SYSTEMS 
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    • H04S3/02Systems employing more than two channels, e.g. quadraphonic of the matrix type, i.e. in which input signals are combined algebraically, e.g. after having been phase shifted with respect to each other

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  • Reverberation, Karaoke And Other Acoustics (AREA)
  • Executing Machine-Instructions (AREA)
  • Complex Calculations (AREA)

Abstract

(57)【要約】 【目的】 ディジタル信号プロセッサ(DSP)に関
し、制御用のマイクロコンピュータのDSPへの介入を
できるだけ少なくし、DSPとマイクロコンピュータと
の間の処理アルゴリズムを簡素化することを目的とす
る。 【構成】 DSP2内に制御用のマイクロコンピュータ
19によって直接アクセス可能な条件フラグレジスタ1
6を設け、DSPの1サンプリング周期TS 毎に条件フ
ラグレジスタ16のフラグC1,C2を参照することに
よりフラグの設定状態に応じてDSPの1サンプリング
周期毎に処理内容を変更可能に構成する。また、DSP
のサンプリング周期の先頭位置で条件フラグレジスタ1
6に条件フラグC1,C2をセットするとともに、リセ
ット命令に従ってサンプリング周期の終了位置で条件フ
ラグC1をリセットするように構成する。また、1サン
プリング周期の終了位置で条件フラグC2を自動的にリ
セットするように構成する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、ディジタル信号プロセ
ッサ(以下、DSPという)に関する。
【0002】
【従来の技術】室内や車内においてコンサートホールや
劇場と同様な音響空間、例えば残響音や臨場感を作り出
すために、再生音の音場制御をなすことができるオーデ
ィ信号処理装置が公知である(特開昭64−72615
号参照)。このようなオーディオ信号処理装置には、チ
ューナーなどのオーディオ信号源から供給されるオーデ
ィオ信号をディジタル演算処理することにより所望の音
場制御を行なうDSPが設けられている。
【0003】DSPは、四則演算などの演算処理を行な
う演算部、該演算部に供給するディジタルオーディオ信
号データを記憶するデータRAM、オーディオ信号デー
タに乗算する係数データを記憶する係数RAMなどのメ
モリを備えている。DSP内では、予め定められたプロ
グラムに従って各メモリ間および各メモリから演算部へ
信号データを転送し、所定の演算処理を高速で繰り返し
行なうことができるように構成されている。
【0004】演算処理用のプログラムはDSP内の書き
換え可能なプログラムRAMに書き込まれており、音場
モードが切り換えられる度にDSP外の制御用のマイク
ロコンピュータから新たな処理プログラムが転送されて
書き換えられ、希望の音響空間を作り出せるようになっ
ている。また、DSPが1つの処理中に割り込みによっ
て他の処理に移行しあるいは分岐するとき、係数データ
を変更するとき、処理をリセットするときなどには、そ
の都度マイクロコンピュータからの指令によって行われ
ている。
【0005】
【発明が解決しようとする課題】制御用のマイクロコン
ピュータを用いてDSPの処理全体の制御と監視を行な
う場合、処理変更の都度マイクロコンピュータからDS
Pへ指令を与える必要があり、処理が複雑になるという
問題があった。
【0006】本発明は、このような事情に基づきなされ
たもので、その目的とするところは、制御用のマイクロ
コンピュータのDSPへの介入をできるだけ少なくし、
DSPとマイクロコンピュータとの間の処理アルゴリズ
ムを簡素化することのできるDSPを提供することであ
る。
【0007】
【課題を解決するための手段】本発明は、前記目的を達
成するため、演算に必要な処理プログラムやデータ類を
制御用のマイクロコンピュータから転送して書き換える
ようにしたDSPにおいて、DSP内に前記制御用のマ
イクロコンピュータによって直接アクセス可能な条件フ
ラグレジスタを設け、DSPの1サンプリング周期毎に
前記条件フラグレジスタのフラグを参照することにより
フラグの設定状態に応じてDSPの1サンプリング周期
毎に処理内容を変更可能としたことを特徴とする。
【0008】また、マイクロコンピュータから条件フラ
グのセット命令が与えられた時に、DSPのサンプリン
グ周期の先頭位置で条件フラグレジスタに当該条件フラ
グをセットするとともに、リセット命令が与えられた時
にサンプリング周期の終了位置で前記セットされた条件
フラグをリセットするようにしたことを特徴とする。
【0009】また、マイクロコンピュータから条件フラ
グのセット命令が与えられた時に、DSPのサンプリン
グ周期の先頭位置で条件フラグレジスタに当該条件フラ
グをセットするとともに、当該フラグセットされたサン
プリング周期の終了位置で当該セットされた条件フラグ
を自動的にリセットするようにしたことを特徴とする。
【0010】
【作 用】マイクロコンピュータからDSP内の条件フ
ラグレジスタに直接条件フラグをセットする。DSPは
この条件フラグを1サンプリング周期毎に参照し、条件
フラグが設定されている場合には、予め定めた処理へ移
行しあるいは分岐する。このため、条件フラグを制御す
ることによって1サンプリング周期単位でDSPの処理
を変更することができる。
【0011】また、DSPのサンプリング周期の先頭位
置と終了位置に同期して条件フラグのセットとリセット
を行う。このため、1サンプリング周期の途中で条件フ
ラグが変わってしまうようなことがなくなり、1サンプ
リング周期中の前と後で処理の内容が変わってしまうと
いうようなことがなくなる。
【0012】また、1サンプリング周期の先頭位置でフ
ラグをセットし、当該サンプリング周期の終了位置で当
該フラグを自動的にリセットする。このため、1サンプ
リング周期で終了するような変更処理を簡単かつ確実に
行なうことできる。
【0013】
【実施例】以下、本発明の実施例につき図面を参照して
説明する。図1に本発明になるDSPの1実施例を示
す。図において、アナログオーディオ信号はA/D変換
器1を介してDSP2内の入出力インターフェース3に
供給される。入出力インターフェース3には、データバ
ス4が接続されている。データバス4には、オーディオ
信号データを記憶する信号データRAM5が接続されて
いる。
【0014】また、データバス4にはバッファメモリ6
が接続されており、バッファメモリ6の出力は乗算器7
の一方の入力に接続されている。乗算器7の他方の入力
には、係数データを保持するためのバッファメモリ8が
接続され、バッファメモリ8には係数データを記憶する
係数データRAM9が接続されている。
【0015】ALU(算術論理演算ユニット)10は、
乗算器7の計算出力の累算などの演算を行なうために設
けられており、一方の入力に乗算器7の計算出力が供給
される。他方の入力には、ALU10の計算出力を保持
するアキュムレータ11の出力が供給される。また、ア
キュムレータ11の出力はデータバス4に供給されてい
る。
【0016】前記したインターフェース3、信号データ
メモリ5、バッファメモリ6,8、乗算器7、係数デー
タRAM9、ALU10、アキュムレータ11などの動
作はシーケンスコントローラ12によって制御される。
シーケンスコントローラ12には、プログラムRAM1
3が接続されており、プログラムRAM13に書き込ま
れた処理プログラムに従って、所定の回路へ所定のタイ
ミングで所定の命令信号を与える。
【0017】プログラムRAM13は、プログラムカウ
ンタ14の計数値が加算される毎にその新たな計数値に
対応するアドレス位置の命令コードを読み出し、シーケ
ンスコントローラ12へ供給する。また、シーケンスコ
ントローラ12には、後述する制御用のマイクロコンピ
ュータ19からの指令を保持する指令レジスタ15が接
続されている。
【0018】指令レジスタ15には、本発明DSPの特
徴的な構成である条件フラブレジスタ16が接続されて
いる。この条件フラグレジスタ16には、2つの条件フ
ラグC1,C2が用意されており、後述する制御用のマ
イクロコンピュータ19によってそのフラグ状態を指定
できるようになっている。
【0019】条件フラグC1は、セットとリセットの両
方をマイクロコンピュータ19によって制御されるフラ
グであり、条件フラグC2はセットのみをマイクロコン
ピュータ19により制御され、リセットは当該セットさ
れたサンプリング周期の終了位置で自動的に行われるフ
ラグである。なお、この条件フラグレジスタ16のフラ
グ内容は、シーケンスコントローラ12により1サンプ
ル周期毎に毎回参照される。
【0020】プログラムRAM13および指令レジスタ
15は、メインバス17に接続されている。メインバス
17には、インターフェース18を介して制御用のマイ
クロコンピュータ19が接続されている。マイクロコン
ピュータ19は、マイクロプロセッサ、RAM、ROM
(いずれも図示せず)から構成されている。マイクロコ
ンピュータ19のROMには、マイクロコンピュータ自
身が用いる制御プログラムの他に、DSPで用いる処理
プログラム群、各処理プログラムで必要な係数データ群
などが予め格納されている。
【0021】マイクロコンピュータ19には、キーボー
ド20が接続されている。キーボード20には、ホール
1,ホール2,プロロジック再生、3ch再生などの種
々の音場制御キーが用意されており、マイクロコンピュ
ータ19は操作されたキーに対応する処理プログラムお
よびそのプログラムに用いる係数データなどをROMか
ら読み出し、インターフェース18を介してDSP2へ
転送する。DSP2で演算処理された後のオーディオ信
号データは、データバス4,入出力インターフェース3
を介してD/A変換器21へ供給され、アナログ信号に
変換されて出力される。
【0022】前記構成の実施例において、まずDSP全
体の演算動作について説明する。いま、キーボード20
のいずれかのキーが操作されると、マイクロコンピュー
タ19は操作されたキーに対応する処理プログラムをR
OM(図示せず)から読み出し、インターフェース1
8,メインバス17を介してプログラムRAM13に転
送格納する。また、その処理プログラムの演算で用いる
係数データα1 ,α 2 ,…αn をROMから読み出し、
インターフェース18,メインバス17,転送バッファ
22を介して係数データRAM9に転送格納する。
【0023】前記のようして処理プログラムと係数デー
タがDSP2にセットされると、入力してくるオーディ
オ信号に対して所定の演算処理が開始される。すなわ
ち、A/D変換器1から入力してくるオーディオ信号
は、まず所定のサンプリング周期で次々とサンプリング
され、オーディオ信号データd1 ,d2 ,…dn に変換
される。このオーディオ信号データd1 ,d2 ,…dn
は入出力インターフェース3を介してデータバス4に供
給され、信号データRAM5に書き込まれる。
【0024】そして、まず最初に信号データRAM5か
ら第1の信号データd1 が読み出され、バッファメモリ
7に保持される。一方、係数データRAM9から第1の
係数データα1 が読み出され、バッファメモリ8に保持
される。乗算器7はこのα1 とd1 の乗算を行い、この
乗算値α1 ・d1 に対してALU10においてアキュム
レータ11の初期値0を加算した後、その加算値α1
1 を再びアキュムレータ11に保持する。
【0025】次いで、バッファメモリ6に第2の信号デ
ータd2 を保持するとともに、バッファメモリ8に第2
の係数データα2 を保持し、乗算器7においてα2 とd
2 を乗算し、この乗算値α2 ・d2 に対してALU10
においてアキュムレータ11に保持されているα1 ・d
1 を加算した後、その加算値α1 ・d1 +α2 ・d2
再びアキュムレータ12に保持する。このような積和演
算(Σαi ・di )を高速で繰り返すことにより、入力
してくるオーディオ信号に所定の演算処理を施す。
【0026】前記積和演算処理によって得られたオーデ
ィオ信号データは、アキュムレータ11,データバス4
を介して信号データRAM5に一旦格納された後、所定
のタイミングでデータバス4を介して入出力インターフ
ェース3へ転送され、アナログ信号に変換して出力され
る。
【0027】次に、本発明の特徴である条件フラグレジ
スタ16の条件フラグC1のセットとリセットについ
て、図2のタイムチャートを参照して説明する。なお、
前述したように、この条件フラグC1は、フラグのセッ
トとリセットの両方をマイクロコンピュータ19によっ
て制御される条件フラグである。
【0028】キーボード20から音場モードの変更指令
を与えると、マイクロコンピュータ19は、条件フラグ
C1のセット命令をインターフェース18,メインバス
17を介して指令レジスタ15に送出し、図2(B)に
示すように、この条件フラグC1のセット命令を指令レ
ジスタ15内のバッファ(図示せず)に一時記憶する。
このフラグセット命令の一時記憶処理は、処理単位であ
るサンプリング周期T s (図2(A))とは非同期に、
マイクロコンピュータ19からセット命令が送られてき
た時点で直ちに行われる。
【0029】このようにして、条件フラグC1のセット
命令を指令レジスタ15に一時記憶した後、次のサンプ
リング周期Ts の先頭位置で条件フラグレジスタ16内
の条件フラグC1を図2(C)に示すように“1”状態
にセットする。したがって、条件フラグC1のセット命
令がDSP2のサンプリング周期Ts とは非同期に送ら
れてきても、条件フラグC1は必ずサンプリング周期T
s と同期してその先頭位置でセットされる。
【0030】一方、プログラムRAM13に格納される
処理プログラム中には、予め、DSP2の処理単位であ
るサンプリング周期Ts 毎に毎回前記条件フラブC1を
参照する命令を入れておく。これにより、シーケンスコ
ントローラ12は演算の処理単位であるサンプリング周
期Ts 毎に条件フラグブレジスタ16内の条件フラブC
1を参照する。そして、もし、条件フラグC1が“1”
にセットされていた場合には、それまで実行していた処
理ルーチンとは異なる処理ルーチンへジャンプし、異な
る処理を実行開始する。
【0031】キーボード20から変更解除指令を与える
と、マイクロコンピュータ19は、条件フラグC1のリ
セット命令をインターフェース18,メインバス17を
介して指令レジスタ15に送出し、図2(B)に示すよ
うに、この条件フラグC1のリセット命令を指令レジス
タ15内のバッファ(図示せず)に一時記憶する。この
リセット命令の一時記憶処理は、前記したセット命令の
場合と同様に、サンプリング周期Ts (図2(A))と
非同期に、マイクロコンピュータ19からセット命令が
送られてきた時点で直ちに行われる。
【0032】前記のようにして条件フラグC1のリセッ
ト命令を指令レジスタ15に一時記憶した後、図2
(C)に示すように、次のサンプリング周期Ts の終了
位置で、指令レジスタ15に格納されているリセット命
令に従って条件フラグレジスタ16内の条件フラグC1
を“0”状態にリセットする。したがって、条件フラグ
C1のリセット命令がDSP2のサンプリング周期Ts
とは非同期に送られてきても、必ずサンプリング周期T
s と同期して、その終了位置で条件フラブC1がリセッ
トされる。
【0033】シーケンスコントローラ12は演算の処理
単位であるサンプリング周期Ts 毎に条件フラグブレジ
スタ16内の条件フラブC1を参照する。そして、も
し、条件フラグC1が“0”にリセットされていた場合
には、それまで実行していた処理ルーチンから元の処理
ルーチンへ戻る。
【0034】前記条件フラグC1を利用した具体的な処
理例としては、図3に示すような音場制御回路における
プロロジック再生と3ch再生の切替え処理がある。プ
ロロジック再生は、コントロール回路31の制御の下
に、アクティブマトリクス回路32において左右のステ
レオ信号L,Rからセンタ信号Cとサラウンド信号Sを
作成し、これら各信号によって各スピーカを鳴らすよう
にしたものである。一方、3ch再生は、左右のステレ
オ信号L,Rおよびセンタ信号Cを用いて各スピーカを
鳴らすようにしたものである。図1のDSPは、このよ
うな音場制御回路をプログラムRAM13に転送格納さ
れた処理プログラムに従ってソフトウェア的に実現す
る。
【0035】図3の音場制御回路において、プロロジッ
ク再生を行っている最中にモードを3ch再生に切り換
えたい場合が生じる。このような場合、切替え処理とし
てはサラウンド信号Sを遮断するだけでは済まず、コン
トロール回路31から出力されるサラウンド制御信号E
s も例えば0に固定しなければならない。これは、他の
出力信号L,C,Rがサラウンド制御信号Es によって
影響を受けるからである。従来においては、モード切替
えと同時に、3ch再生専用の処理プログラムをマイク
ロコンピュータ19からプログラムRAM13へ転送格
納し、3ch再生を開始するなどの処理を行っていた。
【0036】本発明の場合、図3の音場制御回路を実現
する処理プログラム中に、予めプロロジック再生用と3
ch再生用のプログラムを組み込んでおき、前記条件フ
ラグC1が“0”の時にはプロロジック再生モード、条
件フラブC1が“1”の時には3ch再生モードに割り
当て、サンプリング周期Ts 毎に毎回この条件フラグC
1を参照する命令を書き込んでおく。このようにするこ
とにより、マイクロコンピュータ19からはDSP2中
の条件フラグC1をセット,リセット切り替え制御する
だけで、プロロジック再生と3ch再生処理を簡単に切
り替えることが可能となる。
【0037】また、プロロジック再生と3ch再生の切
替えに際しては、前記したようにサラウンド信号Sの遮
断処理とサラウンド制御信号Es のEs =0への固定処
理という2つの切替え処理を1サンプリング周期内で同
時に行わねばならない。したがって、もしも1サンプリ
ング周期の途中で前記条件フラグC1がセットされた
り、あるいはリセットされたりした場合には、1つのサ
ンプリング周期中で2つの切替え処理の一方のみが実行
されるおそれがある。しかし、本発明の場合、条件フラ
グC1のセットとリセットは、サンプリング周期Ts
同期して必ずサンプリング周期の先頭位置と終了位置で
実行されるので、片方の切替え処理だけが行われるとい
うようなことがなくなる。
【0038】次に、条件フラグレジスタ16内の条件フ
ラグC2のセットとリセットについて、図4のタイムチ
ャートを参照して説明する。なお、前述したように、こ
の条件フラグC2は、セットのみをマイクロコンピュー
タ19により制御され、リセットは当該セットされた1
サンプリング周期の終了位置で自動的に行われる条件フ
ラグである。
【0039】マイクロコンピュータ19から条件フラグ
C2のセット命令が与えられると、図4に示すように、
DSP2は前記条件フラグC1の場合と全く同様にし
て、サンプリング周期TS の先頭位置で条件フラグC2
を“1”にセットする。そして、DSP2は、この条件
フラグC2を“1”にセットした後、当該セットされた
サンプリング周期TS の終了位置において当該条件フラ
グC2を自動的にリセットする。したがって、条件フラ
グC2は、前記した条件フラグC1と異なり、1サンプ
リング周期TS の間だけフラグ“1”の状態にセットさ
れてリセットされる。
【0040】この条件フラグC2の具体的な利用例とし
ては、図5に示すような所定のレベル検出期間ΔT毎に
ビークレベルPi (i=1,2,3,…)を算出して表示する
ピークレベル表示処理、ディジタル発振回路における発
振開始用のインパルス供給処理などがある。図5を参照
して、ピークレベル表示処理の場合について説明する
と、DSP2は、複数のサンプリング周期からなる所定
のレベル検出期間ΔT内に含まれるオーディオ信号のサ
ンプルデータを1グループとしてピーク演算プログラム
を実行してそのレベル検出期間のピークレベルPi を求
め、次のレベル検出期間ΔTについて再び同様のピーク
演算プログラムを繰り返し実行するものである。
【0041】このようなピークレベル表示処理におい
て、各レベル検出期間ΔTが開始される際に一旦その前
のレベル検出期間ΔTのピークレベル算出結果をリセッ
トしてやる必要がある。本発明の場合、前記条件フラグ
C2を用いてこれを簡単に行なうことができる。すなわ
ち、前のレベル検出期間ΔTの最後のサンプリング周期
S においてマイクロコンピュータ19から条件フラグ
C2のセット命令を送出するように構成しておく。この
ようにすれば、次のレベル検出期間ΔTの最初のサンプ
リング周期TS において条件フラグレジスタ16中の条
件フラグC2がセットされる。
【0042】したがって、この条件フラグC2のセット
を参照することにより、次のレベル検出期間ΔTの最初
のサンプリング周期Ts においてその前のレベル検出期
間のレベル算出結果をリセットし、当該レベル検出期間
の先頭位置からピーク演算プログラムを自動的に再開始
するように制御することができる。
【0043】
【発明の効果】以上述べたところから明らかなように、
本発明のDSPによるときは、DSP内に制御用のマイ
クロコンピュータによって直接アクセス可能な条件フラ
グレジスタを設け、DSPの1サンプリング周期毎に前
記条件フラグレジスタのフラグを参照することによりフ
ラグの設定状態に応じてDSPの1サンプリング周期毎
に処理内容を変更可能としたので、この条件フラグをマ
イクロコンピュータで制御することによって1サンプリ
ング周期単位でDSPの処理を変更することができ、制
御用のマイクロコンピュータのDSPへの介入をできる
だけ少なくし、DSPとマイクロコンピュータとの間の
処理アルゴリズムを簡素化することが可能となる。
【0044】また、マイクロコンピュータから条件フラ
グのセット命令が与えられた時に、DSPのサンプリン
グ周期の先頭位置で条件フラグレジスタに当該条件フラ
グをセットするとともに、リセット命令が与えられた時
にサンプリング周期の終了位置で前記セットされた条件
フラグをリセットするようにしたので、1サンプリング
周期の途中で条件フラグが変わってしまうようなことが
なくなり、1サンプリング周期の途中でDSPの処理の
内容が変わってしまうというようなことがなくなる。
【0045】また、マイクロコンピュータから条件フラ
グのセット命令が与えられた時に、DSPのサンプリン
グ周期の先頭位置で条件フラグレジスタに当該条件フラ
グをセットするとともに、当該フラグセットされたサン
プリング周期の終了位置で当該セットされた条件フラグ
を自動的にリセットするようにしたので、1サンプリン
グ周期で終了するような変更処理を簡単かつ確実に行な
うことができる。
【図面の簡単な説明】
【図1】本発明になるディジタル信号プロセッサの1実
施例のブロック図である。
【図2】条件フラグC1のセットとリセットのタイミン
グチャートである。
【図3】条件フラグC1の利用される音場制御回路の例
を示す図である。
【図4】条件フラグC2のセットとリセットのタイミン
グチャートである。
【図5】条件フラグC2の利用されるピークレベル表示
処理の例を示す図である。
【符号の説明】
1 A/D変換器 2 ディジタル信号プロセッサ(DSP) 12 シーケンスコントローラ 13 プログラムRAM 15 指令レジスタ 16 条件フラグレジスタ 19 マイクロコンピュータ 20 キーボード C1 条件フラグ C2 条件フラグ TS サンプリング周期

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 演算に必要な処理プログラムやデータ類
    を制御用のマイクロコンピュータから転送して書き換え
    るようにしたディジタル信号プロセッサにおいて、 ディジタル信号プロセッサ内に前記制御用のマイクロコ
    ンピュータによって直接アクセス可能な条件フラグレジ
    スタを設け、 ディジタル信号プロセッサの1サンプリング周期毎に前
    記条件フラグレジスタのフラグを参照することによりフ
    ラグの設定状態に応じてディジタル信号プロセッサの1
    サンプリング周期毎に処理内容を変更可能としたことを
    特徴とするディジタル信号プロセッサ。
  2. 【請求項2】 請求項1記載のディジタル信号プロセッ
    サにおいて、 マイクロコンピュータから条件フラグのセット命令が与
    えられた時に、ディジタル信号プロセッサのサンプリン
    グ周期の先頭位置で条件フラグレジスタに当該条件フラ
    グをセットするとともに、 リセット命令が与えられた時にサンプリング周期の終了
    位置で前記セットされた条件フラグをリセットするよう
    にしたことを特徴とするディジタル信号プロセッサ。
  3. 【請求項3】 請求項1記載のディジタル信号プロセッ
    サにおいて、 マイクロコンピュータから条件フラグのセット命令が与
    えられた時に、ディジタル信号プロセッサのサンプリン
    グ周期の先頭位置で条件フラグレジスタに当該条件フラ
    グをセットするとともに、 当該フラグセットされたサンプリング周期の終了位置で
    当該セットされた条件フラグを自動的にリセットするよ
    うにしたことを特徴とするディジタル信号プロセッサ。
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