JPH0328899A - オーディオ信号データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はオーディオ信号データ処理装置に関する。

背景技術 家庭や車内においてコンサートホールや劇場における音
響空間、例えば、残響音や臨場感を作り出すために音場
制御をなすことができるオーディオ信号データ処理装置
が公知であり、例えば、特開昭６４−７２６１５号公報
に示されている。このようなオーディオ信号データ処理
装置は、チューナ等のオーディオ信号源から出力された
オーディオ信号をディジタル処理することにより音場制
御を施すＤＳＰ　（ディジタル信号処理プロセッサ）が
設けられている。ＤＳＰは四則演算等の演算処理を行な
う演算手段、該演算手段に供給するオーディオ信号デー
タを記憶するデータメモリやデータメモリに記憶された
信号データに乗算する係数データを記憶する係数メモリ
を備えている。また信号データを遅延させるための遅延
用メモリを外付けできるように構成されている。更に、
遅延用メモリへの信号データの書き込みから読み出しま
での時間を示す遅延時間データを記憶する遅延時間メモ
リも備えている。ＤＳＰ内においては予め定められたプ
ログラムに従ってメモリ間で又はメモリから演算手段へ
データが転送されて信号データの演算処理が高速で繰り
返し行なわれる。例えば、入力された信号データを遅延
用メモリに転送して遅延させることにより遅延信号デー
タを作成し、その遅延信号データをデータメモリを介し
て演算手段に転送して係数データと乗算することにより
レベル減衰を考慮した反射音データを得ることにより音
響空間を作或するのである。

また係数データや遅延時間データは操作により音場モー
ドが切り換えられる毎にＤＳＰ外のマイクロコンピュー
タから新たなデータが転送されて書換えられ、様々な音
響空間を作成できるようになっている。

しかしながら、かかるオーディオ信号データ処理装置に
おいては、通常、マイクロコンピュータが転送できるデ
ータの単位ビット数はＤＳＰで制御されるデータの単位
ビット数より少ないのでマイクロコンピュータからメモ
リへの係数データや遅延時間データの転送速度は遅くな
る。よって、データの書換え中は比較的長い間に亘って
適正な出力がＤＳＰから得られないのでＤＳＰの出力を
遮断してミュート状態とするかＤＳＰの処理動作を停止
させる必要があり音響出力が途切れるという問題点があ
った。

発明の概要 そこで、本発明の目的は、係数データ及び遅延時間デー
タの書換えを音響出力を途切らすことなく行なうことが
できるオーディオ信号データ処理装置を提供することで
ある。

本発明によるオーディオ信号データ処理装置は、オーデ
ィオ信号データを順次供給する入力手段と、オーディオ
信号データをデータメモリへ書き込みかつ読み出すデー
タメモリ制御手段と、データメモリからオーディオ信号
データを順次読み出して遅延用メモリの書き込みアドレ
スで指定される位置に記憶せしめる一方オーディオ信号
データを遅延用メモリの読み出しアドレスで指定される
位置から順次読み出してデータメモリに書き込む遅延用
メモリ制御手段と、遅延時間データを遅延時間メモリへ
書き込みかつ読み出しアドレスを指定するために読み出
す遅延時間メモリ制御手段と、係数データを係数メモリ
へ書き込みかつ読み出す係数メモリ制御手段と、遅延用
メモリ制御手段によって読み出されてデータメモリに書
き込まれたオーディオ信号データに係数メモリ制御手段
によって読み出された係数データを乗算する演算手段と
からなり、係数メモリ制御手段が係数データを保持する
第１転送バツファを有し、第１転送ノ＜・ソファに保持
された係数データを係数メモリに転送して係数メモリの
データを書き換え、遅延時間メモリ制御手段が遅延時間
データを保持する第２転送バッファを有し、第２転送バ
ツファに保持された遅延時間データを遅延時間メモリに
転送して遅延時間メモリのデータを書き換えることを特
徴としている。

実施例 以下、本発明の実施例を図面を参照しつつ詳細に説明す
る。

第１図に示した本発明の一実施例たるオーディオ信号デ
ータ処理装置においては、アナログオーディオ信号がＡ
／Ｄ変換器１を介してＤＳＰ２内の入出力インターフェ
ース３に供給される。人出力インターフェース３には第
１データノくス４が接続されている。第１データバス４
にはオーディオ信号データを記憶するデータメモリとし
て２つの信号データＲＡＭ５．６が接続されている。ま
た、データバス４にはバッファメモリ７が接続されてお
り、バッファメモリ７の出力は乗算器８の一方の入力に
接続されている。乗算器８の他方の入力には係数データ
を保持するためのバッファメモリ９が接続され、バッフ
ァメモリ９には更に複数の係数データを記憶する係数デ
ータＲＡＭＩＯが接続されている。ＡＬＵ　（演算器）
１１は乗算器８の計算出力の累算等の演算をするために
設けられており、一方の入力に乗算器８の計算出力が供
給される。他方の入力にはＡＬＵＩ　１の計算出力を保
持するアキュームレータ１２の出力が供給される。また
アキュームレータ１２の出力はデータバス４に接続され
ている。

信号データＲＡＭ５にはメモリ制御回路３１が接続され
ている。メモリ制御回路３１はＲＡＭ５の指定アドレス
へのデータ書き込み及び指定アドレスからデータの読み
出しを制御する制御信号を発生する。信号データＲＡＭ
６にはメモリ制御回路３１と同様のメモリ制御回路３２
が切替回路３３を介して接続されている。切替回路３３
はメモリ制御回路３１からの制御信号によってＲＡＭ６
の指定アドレスへのデータ書き込み及び指定アドレスか
らデータの読み出しが行なわれるように切り替える。ま
た、ＲＡＭＩＯにはメモリ制御回路３１と同様のメモリ
制御回路３４が接続されている。

信号データＲＡＭ６は第１データバス４とは別の第２デ
ータバス１４にも接続されている。データバス１４には
外部ＲＡＭ１５とのデータ転送用のインターフェース１
６が接続されている。外部ＲＡＭ１５はオーディオ信号
データの遅延信号データを作成するために設けられた遅
延用メモリであり、記憶容量が大なるほど遅延時間の長
い信号データを作成することができる。ＲＡＭＩ　５の
書き込み及び読み出しアドレスを指定するためにメモリ
制御回路３５が設けられ、メモリ制御回路３５には遅延
時間データＲＡＭ１７が接続されている。ＲＡＭＩ　７
における遅延時間データの書き込み及び読み出しはメモ
リ制御回路３８によって制御される。

インターフェース３，１６、乗算器８、バッファメモリ
７，９、ＡＬＵＩ　１、アキュームレータ１２、メモリ
制御回路３１，３２，３４，３５．３８及び切替回路３
３の動作はシーケンスコントローラ１８によって制御さ
れる。シーケンスコントローラ１８にはプログラムＲＡ
Ｍ１９が接続されており、プログラムＲＡＭ１９に書き
込まれたプログラムに従って動作する。プログラムＲＡ
Ｍ１つにはプログラムカウンタ２０が接続され、プログ
ラムカウンタ２０の計数値が加算される毎にその新たな
計数値に対応するステップの命令コードがプログラムＲ
ＡＭ１９から読み出されてシーケンスコントローラ１８
に供給される。また、シーケンスコントローラ１８には
後述のマイクロコンピュータ２４からの指令を複数保持
するレジスタ２１が接続されている。

プログラムＲＡＭ１９及びレジスタ２１はメインバス２
２に各々接続されている。メインバス２２にはインター
フェース２３を介してマイクロコンピュータ２４が接続
されている。またメインバス２２には転送バッファ２６
．２７が接続されている。転送バッファ２６はマイクロ
コンピュータ２４から供給される係数データをＲＡＭＩ
Ｏに記憶させるために一時的に保持する。転送バッファ
２７はマイクロコンピュータ２４から供給される遅延時
間データをＲＡＭ１７に記憶させるために一時的に保持
する。

マイクロコンピュータ２４はマイクロプロセッサ、ＲＡ
ＭＳＲＯＭ及びインターフェース（共に図示せず）から
構成されている。マイクロコンピュータ２４にはキーボ
ード２５が接続されている。

キーボード２５には音場特性の異なるホール１、ホール
２・・・・・・の如く音場モードを指定する複数のモー
ドキーやグラフィックイコライザ調整の周波数帯域設定
キー、レベル調整キー及びミュートキー（共に図示せず
）等の複数のキーが設けられている。マイクロコンピュ
ータ２４のＲＯＭにはマイクロコンピュータ２４自身が
処理するＤＳＰ制御プログラムの他にシーケンスコント
ローラ１８が処理する複数のシーケンス制御プログラム
、ＲＡＭＩＯに供給する複数の係数データ群、ＲＡＭ１
７に供給する読み出しアドレス設定用の複数の遅延時間
データ群が予め書き込まれている。

ＤＳＰ２内にはクロックジェネレータ２８が設けられて
おり、クロックジエネレータ２８からクロックパルスが
シーケンスコントローラ１８やプログラムカウンタ２０
に供給される。またクロックジェネレータ２８から発生
されるクロックパルスはＡ／Ｄ変校器１のサンプリング
のタイミング信号として供給される。

また、インターフェース３から出力されるオーディオ信
号データはミュートスイッチ回路３ｏに供給される。ミ
ュートスイッチ回路３ｏのオン時にはオーディオ信号デ
ータは更にディジタルフィルタ３６を介してＤ／Ａ変換
器３７に供給される。

ミュートスイッチ回路３０のオンオフはシーケンスコン
トローラ１８から出力される命令信号にょって制御され
るようになっている。

かかる構成において、上記したミュートスイッチ回路３
０のオンオフの命令信号の他に、シーケンスコントロー
ラ１８は転送バッファ２６に保持された係数データ群を
ＲＡＭ１０に転送する命令信号、転送バッファ２７に保
持されたアドレスデータ群をＲＡＭ１７に転送する命令
信号、インターフェース３からのオーディオ信号データ
の信号データＲＡＭ５．６の指定アドレスへの転送命令
信号、信号データＲＡＭ５．６の指定アドレスから信号
データを読み出してバッファメモリ７へ転送する命令信
号、ＲＡＭＩＯの指定アドレスから係数データを読み出
してバッファメモリ９へ転送する命令信号、乗算器８の
乗算動作命令信号、ＡＬＵＩＩの各種演算動作命令信号
、アキュームレータ１２に保持された信号データの信号
データＲＡＭ５．６の指定アドレス又はバッファメモリ
７への転送命令信号、信号データＲＡＭ６の指定アドレ
スから外部ＲＡＭ１５の書き込み指定アドレスへの転送
命令信号、外部ＲＡＭ１５の遅延指定アドレスから信号
データＲＡＭ６の指定アドレスへの転送命令信号、ＲＡ
Ｍ５．６及び外部ＲＡＭ１５を初期化するためのリセッ
ト命令信号等の命令信号を発生する。これらの命令信号
はマイクロコンピュータ２４からの指令又はプログラム
ＲＡＭ１９に記憶されたプログラムに従って適切なタイ
ミングで発生される。なお、マイクロコンピュ〜タ２４
からの指令は指令レジスタ２１に保持されるので、シー
ケンスコントローラ１８はプログラムに従った動作中に
指令レジスタ２１の内容を監視して割り込み動作により
マイクロコンビュータ２４からの指令に対する命令信号
の発生を行なつＯ キーボード２５のいずれかのモードキーが操作されると
、マイクロコンピュータ２４は第２図に示すように現在
の音場モードと異なる音場モードを指定するモードキー
の操作か否かを判別する（ステップ４１）。現在の音場
モードと異なる音場モードの指定の場合にはシーケンス
制御プログラムの変更を要するか否かを判別する（ステ
ップ４２）。シーケンス制御プログラムの変更を要する
場合には直ちにミュートスイッチ回路３ｏをオフにせし
めてミュート状態とするためにミュート指令をシーケン
スコントローラ１８に対して発生し（ステップ４３）、
操作されたキーに対応するシーケンス制御プログラム、
係数データ群α１，α２・・・・・・αｎ及び遅延時間
データ群ｔｌ，ｔ２・・・・・・ｔｎをＲＯＭから読み
出して転送する（ステップ４４〜４６）。シーケンス制
御プログラムはインターフェース２３、そしてメインバ
ス２２を介してＲＡＭ１９に転送されて図示しないプロ
グラムメモリ制御回路によって書き込まれる。係数デー
タ群はインターフェース２３、そしてメインバス２２を
介して転送バッファ２６に転送される。

遅延時間データ群はインターフェース２３、そしてメイ
ンバス２２を介して転送バッファ２７に転送される。こ
のように係数データ群及び遅延時間データ群を転送バッ
ファ２６、２７に転送すると、マイクロコンピュータ２
４はシーケンスコントローラ１８に対してデータ切替指
令を発生し（ステップ４７）、更に初期化指令を発生す
る（ステップ４８）。シーケンスコントローラ１８はデ
ータ切替指令に応じてメモリ制御回路３４．３８に対し
て所定の命令信号を発生して転送バッファ２６に転送さ
れた係数データ群をＲＡＭＩＯの所定域に書き込ませ、
また転送バッファ２７に転送された遅延時間データ群を
ＲＡＭ１７の所定域に書き込ませる。また、シーケンス
コントローラ１８は初期化指令に応じて上記したリセッ
ト命令信号をメモリ制御回路３１，３２．３５に対して
発生するので、メモリ制御回路３１，３２．３５によっ
て信号データＲＡＭ５．６及び外部ＲＡＭ１５の全ての
記憶域に“０″が書き込まれる。

ステップ４８の実行後、ミュートスイッチ回路３０をオ
ンにせしめてミュート状態を解除するためのミュート解
除指令をシーケンスコントローラ１８に対して発生する
（ステップ４つ）。すなわち、ミュートスイッチ回路３
．０は現在の音場モードを他の音場モードに切替えるた
めにＲＡＭＩＯ，１７及び１つ内のデータやプログラム
を変更する期間だけオフとなるのである。これはデータ
やプログラムの変更により生ずる雑音信号が出力される
ことを防止するためである。

なお、マイクロコンピュータ２４が初期化指令を発生し
ないで、データ切替指令に応じてシーケンスコントロー
ラ１８がＲＡＭＩＯ，１７へのデータ転送の命令信号を
発生した後、それに続けてリセット命令信号を発生する
ようにしても良い。

ステップ４２においてシーケンス制御プログラムの変更
を要しない場合には、操作されたキーに対応する係数デ
ータ群をＲＯＭから読み出しその係数データ群を転送バ
ッファ２６に転送し（ステップ５０）、操作されたキー
に対応する遅延時間データ群をＲＯＭから読み出しその
遅延時間データ群を転送バッファ２７に転送する（ステ
ップ５１）。係数データ群及び遅延時間データ群を転送
バッファ２６、２７に転送すると、ステップ４７と同様
にマイクロコンピュータ２４はシーケンスコントローラ
１８に対してデータ切替指令を発生する（ステップ５２
）。よって、シーケンス制御プログラムの変更を要しな
い場合にはミュート状態にすることなく転送バッファ２
６に転送された係数データ群をＲＡＭ１０の所定域に書
き込ませ、また転送バッファ２７に転送された遅延時間
データ群をＲＡＭ１７の所定域に書き込ませる。

次に、ＤＳＰ２内における信号データ処理動作について
説明する。Ａ／Ｄ変換器１に入力されるオーディオ信号
はクロックジェネレータ２８からのクロックパルスに同
期したサンプリング周期毎にディジタルオーディオ信号
データ群ｄｌ．ｄ２・・・・・・ｄｎに変換され、その
オーディオ信号データ群はインターフェース３を介して
第１データバス４に供給される。データバス４に供給さ
れた信号データ群はＲＡＭ５又は６に供給されて記憶さ
れる。

ＲＡＭ６に書き込まれた信号データはデータバス１４に
よってインターフェース１６内の出力レジスタ（図示せ
ず）に順次転送され、更にその出力レジスタから外部ｍ
ＡＭ１５の書き込みアドレスで指定され記憶位置に書き
込まれる。この書き込みアドレスはメモリ制御回路３５
によって制御され外部ＲＡＭ１５の記憶位置数に対応し
た数のアドレスを所定の順番で転送信号データ毎に変化
される。外部ＲＡＭ１５において読み出しアドレスで指
定される記憶位置の信号データが読み出されてインター
フェース１６内の入力レジスタ（図示せず）に転送され
る。読み出しアドレスは、ＲＡＭ１７に記憶された遅延
時間データがメモリ制御回路３８によって読み出されて
メモリ制御回路３５に供給されるので、メモリ制御回路
３５において供給される遅延時間データに応じて書き込
みアドレスを基準に設定される。すなわち、遅延時間デ
ータにより１つの信号データのＲＡＭ１５への書き込み
タイミングとその読み出しタイミングとの間が遅延時間
となるのである。インターフェース１６内の入力レジス
タに転送保持された信号データはデータバス１４によっ
て信号データＲＡＭ６に転送される。この外部ＲＡＭ１
５との転送動作により音場制御用の遅延オーディオ信号
データが作成されるのである。

一方、ＲＡＭＩ　Ｏから読み出された係数データはバッ
ファメモリ９に供給されて保持される。シーケンスコン
トローラ１８によってタイミングが適切にとられること
により、バッファメモリ７にはＲＡＭ５．６又はアキュ
ームレータ１２から信号データが転送され、乗算器８は
バッファメモリ７に保持された信号データとバッファメ
モリ９に保持された係数データとを乗算する。例えば、
信号データ群ｄ，，ｄ２・・・・・・ｄｎと係数データ
群α１，α２・・・・・・αｎとを積和演算する場合に
は、先ず、バッファメモリ７にｄ１が保持出力され、バ
ッファメモリ９にα１が保持出力され、乗算器８におい
てα１　・ｄ１が演算され、このαＩ”ｄｌにＡＬＵＩ
　１においてＯを加算し、その演算結果がアキュームレ
ータ１２において保持される。次いで、バッファメモリ
７にｄ２が保持出力され、バッファメモリ９にα２が保
持出力され、乗算器８においてα２　・ｄ２が演算され
ると、アキュームレータ１２からα１　・ｄ１が出力さ
れてＡＬＵ１１においてα１　・ｄ１＋α２　・ｄ２が
演算される。これを繰り返すことよりΣαｔ’ｃｌｚが
算出される。このΣαｔ　　−ｄｉがインターフェース
３から出力される。

第３図に示すように右チャンネルのグラフィックイコラ
イザ（Ｇ．　　Ｅ．　Ｑ）処理、左チャンネルの音場制
御（Ｓ，Ｆ，Ｃ）処理、左チャンネルのグラフィックイ
コライザ処理、そして右チャンネルの音場制御処理の順
序で処理が繰り返し行なわれる。この４つの処理は第１
データバス４を用いた処理である。一方、上記した遅延
オーディオ信号データの作成処理はこれらグラフィック
イコライザ処理及び音場制御処理と並行して行なわれる
。

すなわち、第３図に示すように右チャンネルのグラフィ
ックイコライザ処理及び左チャンネルの音場制御処理中
には第２データパスにより外部ＲＡＭ１５から信号デー
タＲＡＭ６へ右チャンネルの音場制御処理用の遅延オー
ディオ信号データの転送処理が行なわれ、また左チャン
ネルのグラフィックイコライザ処理及び右チャンネルの
音場制御処理中には第２データパスにより外部ＲＡＭ１
５から信号データＲＡＭ６へ左チャンネルの音場制御処
理用の遅延オーディオ信号データの転送処理が行なわれ
る。

グラフィックイコライザ処理の場合にはＲＡＭ１０にグ
ラフィックイコライザ用に予めキー操作により設定され
た左右チャンネルの周波数帯域毎のレベルに対応する係
数データが記憶される。シーケンスコントローラ１８か
らの命令信号に応じてＲＡＭＩＯから係数データが読み
出されてバッファメモリ９に転送される。一方、メモリ
制御回路３１によってＲＡＭ５の読出しアドレスが実行
ステップ毎に指定され、その指定アドレスから信号デー
タが読み出されてデータバス４を介してバッファメモリ
７に転送される。バッファメモリ７．９には信号データ
及び係数データが順次転送される毎に各データが乗算器
８によって乗算される。

その乗算結果はＡＬＵＩＩ及びア午ユームレータ１２に
よって周波数帯域毎に累積されてインターフェース３を
介して出力される。

次に、切替回路３３の切替動作について説明する。マイ
クロコンピュータ２４はキー操作によりＤＳＰ２の処理
動作が変更されると、第４図に示すように外部ＲＡＭＩ
　５を使用する処理であるか否かを判別する（ステップ
５６）。例えば、上記した音場制御処理を行なう場合に
は外部ＲＡＭＩ５を使用する処理であり、グラフィック
イコライザ処理やフィルタ処理だけの処理は外部ＲＡＭ
Ｉ５を使用しない処理である。外部ＲＡＭ１５を使用す
る処理の場合にはシーケンスコントローラ１８に対して
メモリ独立使用指令を発生し（ステップ５７）、外部Ｒ
ＡＭ１５を使用しない処理の場合にはシーケンスコント
ローラ１８に対してメモリ共用指令を発生する（ステッ
プ５８）。これらの指令はレジスタ２１内に保持される
。シーケンスコントローラ１８は指令レジスタ２１に保
持されたメモリに関する指令内容に応じて切替回路３３
を切替える命令信号を発生する。すなわち、メモリ独立
使用指令の場合にはメモリ制御回路３２から制御信号が
ＲＡＭ６に供給され、音場制御処理をする場合や上記し
た如く音場制御処理とグラフィックイコライザ処理とを
並行して行なう場合には信号データＲＡＭ６の書き込み
及び読み出しはメモリ制御回路３２によって制御される
。一方、メモリ共用指令の場合にはメモリ制御回路３１
から制御信号がＲＡＭ５．６に供給され、外部ＲＡＭを
用いないグラフィックイコライザ処理やフィルタ処理だ
けの処理の場合には信号データＲＡＭ５．６の書き込み
及び読み出しはメモリ制御回路３１によって制御される
。従って、メモリ制御回路３１はＲＡＭ５の書き込み及
び読み出しアドレスを指定する他にＲＡＭ６のアドレス
を指定する。

例えば、ＲＡＭ５への書き込み時に書き込みアドレスが
ＲＡＭ５の上限アドレス以上となるとＲＡＭ６のアドレ
ス指定による書き込みに移行するのである。

次いで、キーボード２５のミュートキーが操作された場
合の動作について説明する。マイクロコンピュータ２４
はミュートキーが操作されると、第５図に示したように
ミュート状態であるか否かを判別する（ステップ６〕）
。これはミュートフラグＦＭの内容からｋ＝＝６判別さ
れる。ミュート状態でない場合にはＦＭ−０であるので
ミュート指令を発生し（ステップ６２）、ミュートフラ
グＦ閂に１をセットする（ステップ６３）。ミュート指
令は指令レジスタ２１に保持されるのでシーケンスコン
トローラ１８はミュートスイッチ回路３０をオフ状態に
する。一方、ミュート状態の場合にはＦＭ−１であるの
でミュート解除指令を発生し（ステップ６４）、ミュー
トフラグＦＭを０にリセットする（ステップ６５）。ミ
ュート解除指令はミュート指令に代って指令レジスタ２
１に保持されるのでシーケンスコントローラ１８はミュ
ートスイッチ回路３０をオン状態にする。

よって、ミュートキーが操作されると、ミュートスイッ
チ回路３０がオフにされ、ミュートキーが再度操作され
ると、ミュートスイッチ回路３０がオンにされる。この
ミュートスイッチ回路３０のオフの期間にはシーケンス
コントローラ１８はプログラムに従った命令発生動作を
継続する。

発明の効果 以上の如く、本発明のオーディオ信号データ処理装置に
おいては、係数メモリのデータの書換えをする場合には
新たな係数データを第１転送バッファに一旦保持させた
後に係数メモリに転送し、また遅延時間メモリのデータ
の書換えをする場合には新たな遅延時間データを第２転
送バッファに一旦保持させた後に遅延時間メモリに転送
するように構成されている。よって、マイクロコンピュ
ータが転送できるデータの単位ビット数はＤＳＰで制御
されるデータの単位ビット数より少なくても、第１及び
第２転送バッファにおいてデータの転送単位ビット数の
変換を行なうことにより係数メモリ及び遅延時間メモリ
のデータの書換えを短時間で行なうことができる。故に
、データの書換え中にＤＳＰの出力を遮断してミュート
状態にしたりＤＳＰの処理動作を停止させる必要がなく
継続した音響出力を得ることができる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図、第
４図及び第５図は第１図の装置中のマイクロコンピュー
タの動作を示すフロー図、第３図は各処理動作の順番を
示す図である。 主要部分の符号の説明 ２・・・ＤＳＰ ４，１４・・・データパス ５，６・・・信号データＲＡＭ ７，９・・・バッファメモリ ８・・・乗算器 １０・・・係数データＲＡＭ １１・・・ＡＬＵ １２・・・アキュームレータ １７・・・遅延時間データＲＡＭ １８・・・シーケンスコントローラ

Claims (1)

【特許請求の範囲】
1. オーディオ信号データを順次供給する入力手段と、オー
   ディオ信号データをデータメモリへ書き込みかつ読み出
   すデータメモリ制御手段と、前記データメモリからオー
   ディオ信号データを順次読み出して遅延用メモリの書き
   込みアドレスで指定される位置に記憶せしめる一方オー
   ディオ信号データを前記遅延用メモリの読み出しアドレ
   スで指定される位置から順次読み出して前記データメモ
   リに書き込む遅延用メモリ制御手段と、遅延時間データ
   を遅延時間メモリへ書き込みかつ前記読み出しアドレス
   を指定するために読み出す遅延時間メモリ制御手段と、
   係数データを係数メモリへ書き込みかつ読み出す係数メ
   モリ制御手段と、前記遅延用メモリ制御手段によって読
   み出されて前記データメモリに書き込まれたオーディオ
   信号データに前記係数メモリ制御手段によって読み出さ
   れた係数データを乗算する演算手段とからなるオーディ
   オ信号データ処理装置であって、前記係数メモリ制御手
   段は係数データを保持する第１転送バッファを有し、前
   記第１転送バッファに保持された係数データを前記係数
   メモリに転送して前記係数メモリのデータを書き換え、
   前記遅延時間メモリ制御手段は遅延時間データを保持す
   る第２転送バッファを有し、前記第２転送バッファに保
   持された遅延時間データを前記遅延時間メモリに転送し
   て前記遅延時間メモリのデータを書き換えることを特徴
   とするオーディオ信号データ処理装置。