JPH0328897A - オーディオ信号データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はオーディオ信号データ処理装置に関する。

背景技術 家庭や車内においてコンサートホールや劇場における音
響空間、例えば、残響音や臨場感を作り出すために音場
制御をなすことができるオーディオ信号データ処理装置
が公知であり、例えば、特開昭６４−７２６１５号公報
に示されている。このようなデータ処理装置においては
、チューナ等のオーディオ信号源から出力されたオーデ
ィオ信号を遅延処理や演算処理等のディジタル処理をす
ることにより音場制御を施すＤＳＰ　（ディジタル信号
処理プロセッサ）が設けられている。

ＤＳＰには通常、オーディオ信号データと係数データと
を乗算する乗算手段が設けられている。

オーディオ信号データはデータメモリに記憶され、予め
定めたられたプログラムに従ってオーディオ信号が読み
出されて乗算手段に供給される。一方、係数データは係
数メモリに記憶され、上記のプログラムの実行タイミン
グで係数メモリから順次読み出されて乗算手段に供給さ
れる。乗算手段は各データが供給されれば、その各デー
タに従った乗算動作をなし、その乗算結果の積データは
アキュームレータを含む出力手段に必要に応じて受け入
れられるのである。

従来、出力手段が積データを受け入れない期間には初期
値（例えば、１）の係数データが係数メモリから読み出
されるようになっていた。しかしながら、乗算手段はい
ずれかメモリからの供給データが変化すれば、乗算手段
を形成するゲート回路がオンオフ動作するので、ＤＳＰ
の消費電力を増加させるという問題点があった。

発明の概要 そこで、本発明の目的は、乗算手段の演算結果の積デー
タが必要ない場合の消費電力の低減を図ったオーディオ
信号データ処理装置を提供することである。

本発明のオーディオ信号データ処理装置は、オーディオ
信号データを順次供給する入力手段と、オーディオ信号
データをデータメモリへ書き込みかつ読み出すデータメ
モリ制御手段と、係数データを記憶する係数メモリと、
係数メモリから係数データを順次読み出す係数メモリ制
御手段と、読み出されたオーディオ信号データと係数デ
ータとを乗算する乗算手段と、データメモリ制御手段及
び係数メモリ制御手段の読み出し動作に同期して乗算手
段の乗算動作により得られた積データを受け入れてこの
積データに応じたオーディオ信号データを出力する出力
手段とからなり、出力手段の積データ受入動作がなされ
ない期間に係数メモリにおいて読み出されるべき領域に
は同一の係数データを記憶していることを特徴としてい
る。

実施例 以下、本発明の実施例を図面を参照しつつ詳細に説明す
る。

第１図に示した本発明の一実施例たるオーディオ信号デ
ータ処理装置においては、アナログオーディオ信号がＡ
／Ｄ変換器１を介してＤＳＰ２内の入出力インターフェ
ース３に供給される。入出力インターフェース３には第
１データバス４が接続されている。第１データバス４に
はオーディオ信号データを記憶するデータメモリとして
２つの信号データＲＡＭ５．６が接続されている。また
、データバス４にはバッファメモリ７が接続されており
、バッファメモリ７の出力は乗算器８の一方の入力に接
続されている。乗算器８の他方の入力には係数データを
保持するためのバッファメモリ９が接続され、バッファ
メモリ９には更に複数の係数データを記憶する係数デー
タＲＡＭ１０が接続されている。ＡＬＵ　（演算器）１
１は乗算器８の計算出力の累算等の演算をするために設
けられており、一方の入力に乗算器８の計算出力が供給
される。他方の入力にはＡＬＵＩＩの計算出力を保持す
るアキュームレータ１２の出力が供給される。またアキ
ュームレータ１２の出力はデータバス４に接続されてい
る。

信号データＲＡＭ５にはメモリ制御回路３１が接続され
ている。メモリ制御回路３１はＲＡＭ５の指定アドレス
へのデータ書き込み及び指定アドレスからデータの読み
出しを制御する制御信号を発生する。信号データＲＡＭ
６にはメモリ制御回路３１と同様のメモリ制御回路３２
が切替回路３３を介して接続されている。切替回路３３
はメモリ制御回路３１からの制御信号によってＲＡＭ６
の指定アドレスへのデータ書き込み及び指定アドレスか
らデータの読み出しが行なわれるように切り替える。ま
た、ＲＡＭＩＯにはメモリ制御回路３１と同様のメモリ
制御回路３４が接続されている。

信号データＲＡＭ６は第１データバス４とは別の第２デ
ータバス１４にも接続されている。具体的には第２図に
示すようにＲＡＭ６と第１データバス４との間には３ス
テートバッファ３９ａ，３つｂが設けられ、また、ＲＡ
Ｍ６と第２データバス１４との間には３ステートバッフ
ァ４０ａ，　４０ｂが設けられている。ステートバッフ
ァ３９ａ，３９ｂ，４０ａ，４０ｂは後述のシーケンス
コントローラ１８からの命令信号に応じて個別にオンと
なる。すなわち、第１データバス４からの信号データを
ＲＡＭ６に書き込む場合にはステートバッフ７３９ａが
オンとなり、ＲＡＭ６から第１データバス４に信号デー
タを読み出す場合にはステートバッファ３９ｂがオンと
なる。同様に第２データバス１４からの信号データをＲ
ＡＭ６に書き込む場合にはステートバッファ４０ａがオ
ンとなり、ＲＡＭ６から第２データバス１４に信号デー
タを読み出す場合にはステートバッファ４０ｂがオンと
なる。このように命令信号に応じてオンとなるステート
バッフ７は３９ａ．３９ｂ，４０ａ，４０ｂのうちの常
にいずれか１である。

データバス１４には外部ＲＡＭＩ　５とのデータ転送用
のインターフェース１６が接続されている。

外部ＲＡＭ１５はオーディオ信号データの遅延信号デー
タを作成するために設けられた遅延用メモリであり、記
憶容量が大なるほど遅延時間の長い信号データを作成す
ることができる。ＲＡＭ１５の書き込み及び読み出しア
ドレスを指定するためにメモリ制御回路３５が設けられ
、メモリ制御回路３５には遅延時間データＲＡＭ１７が
接続されている。ＲＡＭ１７における遅延時間データの
書き込み及び読み出しはメモリ制御回路３８によって制
御される。

インターフェース３，１６、乗算器８、バツファメモリ
７，９、ＡＬＵ１１、アキュームレータ１２、メモリ制
御回路３１，３２，３４．３５．３８及び切替回路３３
の動作はシーケンスコントローラ１８によって制御され
る。シーケンスコントローラ１８にはプログラムＲＡＭ
１９が接続されており、プログラムＲＡＭ１９に書き込
まれたプログラムに従って動作する。プログラムＲＡＭ
１つにはプログラムカウンタ２０が接続され、プログラ
ムカウンタ２０の計数値が加算される毎にその新たな計
数値に対応するステップの命令コードがプログラムＲＡ
Ｍ１９から読み出されてシーケンスコントローラ１８に
供給される。また、シーケンスコントローラ１８には後
述のマイクロコンピュータ２４からの指令を複数保持す
るレジスタ２１が接続されている。

プログラムＲＡＭ１９及びレジスタ２１はメインバス２
２に各々接続されている。メインバス２２にはインター
フェース２３を介してマイクロコンピュータ２４が接続
されている。またメインバス２２には転送バッファ２６
．２７が接続されている。転送ハッファ２６はマイクロ
コンピュータ２４から供給される係数データをＲＡＭＩ
Ｏに記憶させるために一時的に保持する。転送バツファ
２７はマイクロコンピュータ２４から供給される遅延時
間データをＲＡＭ１７に記憶させるために一時的に保持
する。

マイクロコンピュータ２４はマイクロプロセッサ、ＲＡ
Ｍ，ＲＯＭ及びインターフェース（共に図示せず）から
構成されている。マイクロコンピュータ２４にはキーボ
７ド２５が接続されている。

キーボード２５には音場特性の異なるホール１、ホール
２・・・・・・の如く音場モードを指定する複数のモー
ドキーやグラフィックイコライザ調整の周波数帯域設定
キー、レベル調整キー及びミュートキー（共に図示せず
）等の複数のキーが設けられている。マイクロコンピュ
ータ２４のＲＯＭにはマイクロコンピュータ２４自身が
処理するＤＳＰ制御プログラムの他にシーケンスコント
ローラ１８が処理する複数のシーケンス制御プログラム
、ＲＡＭ１０に供給する複数の係数データ群、ＲＡＭ１
７に供給する読み出しアドレス設定用の複数の遅延時間
データ群が予め書き込まれている。

ＤＳＰ２内にはクロックジエネレータ２８が設けられて
おり、クロックジエネレータ２８からクロックパルスが
シーケンスコントローラ１８やプログラムカウンタ２０
に供給される。またクロツクジエネレータ２８から発生
されるクロックパルスはＡ／Ｄ変換器１のサンプリング
のタイミング信号として供給される。

また、インターフェース３から出力されるオーディオ信
号データはミュートスイッチ回路３０に供給される。ミ
ュートスイッチ回路３０のオン時にはオーディオ信号デ
ータは更にディジタルフィルタ３６を介してＤ／Ａ変換
器３７に供給される。

ミュートスイッチ回路３０のオンオフはシーケンスコン
トローラ１８から出力される命令信号によって制御され
るようになっている。

かかる構成において、上記したミュートスイッチ回路３
０のオンオフの命令信号の他に、シーケンスコントロー
ラ１８は転送バッファ２６に保持された係数データ群を
ＲＡＭＩＯに転送する命令信号、転送バッファ２７に保
持されたアドレスデータ群をＲＡＭ１７に転送する命令
信号、インターフェース３からのオーディオ信号データ
の信号データＲＡＭ５．６の指定アドレスへの転送命令
信号、信号データＲＡＭ５．６の指定アドレスから信号
データを読み出してバッフ７メモリ７へ転送する命令信
号、ＲＡＭＩＯの指定アドレスから係数データを読み出
してバッファメモリ９へ転送する命令信号、ＡＬＵＩＩ
の各種演算動作命令信号、アキュームレータ１２に保持
された信号データの信号データＲＡＭ５．６の指定アド
レス又はバッファメモリ７への転送命令信号、信号デー
タＲＡＭ６の指定アドレスから外部ＲＡＭ１５の書き込
み指定アドレスへの転送命令信号、外部ＲＡＭ１５の遅
延指定アドレスから信号データＲＡＭ６の指定アドレス
への転送命令信号、ＲＡＭ５．６及び外部ＲＡＭＩ５を
初期化するためのリセット命令信号等の命令信号を発生
する。これらの命令信号はマイクロコンピュータ２４か
らの指令又はプログラムＲＡＭ１９に記憶されたプログ
ラムに従って適切なタイミングで発生される。なお、マ
イクロコンピュータ２４からの指令は指令レジスタ２１
に保持されるので、シーケンスコントローラ１８はプロ
グラムに従った動作中に指令レジスタ２１の内容を監視
して割り込み動作によりマイクロコンピュータ２４から
の指令に対する命令信号の発生を行なう。

キーボード２５のいずれかのモードキーが操作されると
、マイクロコンピュータ２４は第３図に示すように現在
の音場モードと異なる音場モードを指定するモードキー
の操作か否かを判別する（ステップ４１）。現在の音場
モードと異なる音場モードの指定の場合には直ちにミュ
ートスイッチ回路３０をオフにせしめてミュート状態と
するためにミュート指令をシーケンスコントローラ１８
に対して発生し（ステップ４２）、操作されたキーに対
応するシーケンス制御プログラム、係数データ群α１，
α２・・・・・・α。及び遅延時間データ群ｔｌ，ｔ３
・・・・・・ｔｎをＲＯＭから読み出して転送する（ス
テップ４３〜４５）。シーケンス制御プログラムはイン
ターフェース２３、そしてメインバス２２を介してＲＡ
ＭＩ９に転送されて図示しないプログラムメモリ制御回
路によって書き込まれる。係数データ群はインターフェ
ース２３、そしてメインバス２２を介して転送バッファ
２６に転送される。遅延時間データ群はインターフェー
ス２３、そしてメインバス２２を介して転送バッファ２
７に転送される。このように係数データ及び遅延時間デ
ータを転送バッファ２６、２７に転送すると、マイクロ
コンピュータ２４はシーケンスコントローラ１８に対し
てデータ切替指令を発生し（ステップ４６）、更に初期
化指令を発生する（ステップ４７）。シーケンスコント
ローラ１８はデータ切替指令に応じてメモリ制御回路３
４．３８に対して所定の命令信号を発生して転送バッフ
ァ２６に転送された係数データ群をＲＡＭ１０の所定域
に書き込ませ、また転送バッファ２７に転送された遅延
時間データ群をＲＡＭ１７の所定域に書き込ませる。ま
た、シーケンスコントローラ１８は初期化指令に応じて
上記したリセット命令信号をメモリ制ｇａ回路３１，３
２．３５に対して発生するので、メモリ制御回路３１，
３２．３５によって信号データＲＡＭ５．６及び外部Ｒ
ＡＭ１５の全ての記憶域に“０“が書き込まれる。

ステップ４７の実行後、ミュートスイッチ回路３０をオ
ンにせしめてミュート状態を解除するためのミュート解
除指令をシーケンスコントローラ１８に対して発生する
（ステップ４８）。すなわち、ミュートスイッチ回路３
０は現在の音場モードを他の音場モードに切替えるため
にＲＡＭＩＯ，１７及び１つ内のデータやプログラムを
変更する期間だけオフとなるのである。これはデータや
プログラムの変更により生ずる雑音信号が出力されるこ
とを防止するためである。

係数データＲＡＭＩＯには係数データα１，α２・・・
・・・αｎが書き込まれる。この係数データα１，α２
・・・・・・αｎは上記の命令信号に応じてプログラム
カウンタ２０が計数する毎にメモリ制御回路３４によっ
て１の係数データが読み出される。係数データα１から
順に読み出されてαｎまで達すると再び係数データα１
に戻って読み出される。

次に、ＤＳＰ２内における信号データ処理動作について
説明する。Ａ／Ｄ変換器１に入力されるオーディオ信号
はクロックジェネレータ２８からのクロックパルスに同
期したサンプリング周期毎にディジタルオーディオ信号
データ群ｄｌ，ｄ２・・・・・・に変換され、そのオー
ディオ信号データ群はインターフェース３を介して第１
データバス４に供給される。データバス４に供給された
信号データ群はＲＡＭ５又は６に供給されて記憶される
。

ＲＡＭ６に書き込まれた信号データはデータバス１４に
よってインターフェース１６内の出力レジスタ（図示せ
ず）に順次転送され、更にその出カレジスタから外部Ｒ
ＡＭ１５の書き込みアドレスで指定され記憶位置に書き
込まれる。この書き込みアドレスはメモリ制御回路３５
によって制御され外！ｉＲＡＭ１５の紀憶位置数に対応
した数のアドレスを所定の順番で転送信号データ毎に変
化される。外部ＲＡＭＩ５において読み出しアドレスで
指定される記憶位置の信号データが読み出されてインタ
ーフェース１６内の入力レジスタ（図示せず）に転送さ
れる。読み出しアドレスは、ＲＡＭ１７に記憶された遅
延時間データがメモリ制御回路３８によって読み出され
てメモリ制御回路３５に供給されるので、メモリ制御回
路３５において供給される遅延時間データに応じて書き
込みアドレスを基準に設定される。すなわち、遅延時間
データにより１つの信号データのＲＡＭＩ５への書き込
みタイミングとその読み出しタイミングとの間が遅延時
間となるのである。インターフェース１６内の入力レジ
スタに転送保持された信号データはデータバス１４によ
って信号データＲＡＭ６に転送される。この外部ＲＡＭ
１５との転送動作により音場制御用の遅延オーディオ信
号データが作成されるのである。

一方、ＲＡＭＩＯから読み出された係数データはバッフ
ァメモリ９に供給されて保持される。シーケンスコント
ローラ１８によってタイミングが適切にとられることに
より、バッファメモリ７にはＲＡＭ５．６又はアキュー
ムレータ１２から信号データが転送され、乗算器８はバ
ッファメモリ７に保持された信号データとバッファメモ
リ９に保持された係数データとを乗算する。例えば、信
号データ群ｄｌ＋ｄ２・・・・・・ｄｎと係数データ群
α１，α２・・・・・・αｎとを積和演算する場合には
、先ず、バッファメモリ７にｄ１が保持出力され、バッ
ファメモリ９にα１が保持出力され、乗算器８において
α１　・ｄ１が演算され、このα１　●ｄ１にＡＬＵＩ
Ｉにおいて０を加算し、その演算結果がアキュームレー
タ１２において保持される。次いで、バッファメモリ７
にｄ２が保持出力され、バッファメモリ９にα２が保持
出力され、乗算器８においてα２　・ｄ２が演算される
と、アキュームレータ１２からα１　・ｄ１が出力され
てＡＬＵ１１においてα１　・ｄ１＋α２　・ｄ２が演
算される。これを繰り返すことよりΣα。・ｄεが算出
される。

次に、例えば、第４図に示した回路の動作と同一の処理
動作を行なう場合について説明する。

先ず、第４図に示した回路においては入力信号データが
係数乗算用乗算器５１、標準型１次ＩＩＲフィルタ回路
５２を経て次の回路５３に供給される。１次１１Ｒフィ
ルタ回路５２は係数乗算用乗算器５４．５５、加算器５
６．５７及び遅延素子５８からなる。加算器５６は乗算
器５１からの信号データと乗算器５４からの信号データ
とを加算する。加算器５６の出力データは遅延素子５８
によって１サンプリング周期だけ遅延されて乗算器５４
．５５に供給される。加算器５７は加算器５６からの信
号データと乗算器５５からの信号データとを加算してフ
ィルタ出力として回路５３に供給する。

第５図はＤＳＰ２で第４図に示した回路の動作を行なう
ための並行処理命令列（アセンブラプログラム）を示し
ている。第１処理命令列はデータバス４に関する転送命
令であり、第２処理命令列は演算命令である。第１ステ
ップにおいては、第１処理命令列のＭＯＶ命令によりイ
ンターフェース３内の入力レジスタ（ＬＩＮＩ）に保持
された信号データをバッファメモリ（Ｂ）７に転送する
。

転送されたデータは乗算器８においてバッファメモリ９
に転送された係数データＤ＋　　（乗算器５１の係数に
相当する）と乗算される。係数データは第５図に示す順
番にＲＡＭＩＯに書き込まれており、シーケンスコント
ローラ１８からの命令信号に応じてＲＡＭＩＯからステ
ップ毎に順次読み出されてバッファメモリ９に転送され
る。

第２ステップにおいては、第１処理命令列のＭＯｖ命令
により第１信号データＲＡＭ　（ＤＲＡＭ１）５のアド
レス＄０１のデータを読み出してバッファメモリ（Ｂ）
７に転送する。このときＲＡＭＩＯからはバッファメモ
リ９に係数データＤ２が転送され乗算器８においてバッ
ファメモリ７に転送された信号データと乗算される。

第３ステップにおいては、第２処理命令列のＭＬＴ命令
により乗算器８から出力されたデータをアキュームレー
タ（ＤＩ）１２に保持させる。ＭＬＴ命令の場合にはＡ
ＬＵＩ　１は乗算器８の出力データを通過させる状態で
ある。なお、乗算器８の出力段には図示していないシフ
タが設けられており、ビットシフトによるレベル制御を
行なう。

第３ステップの場合には第１ステップによって行なわれ
たデータ転送による乗算結果である。この第３ステップ
により得られる信号データは第４図の乗算器５１の出力
データに相当する。また、このときＲＡＭＩＯからはバ
ッファメモリ９に係数データＤ３が転送され乗算器８に
おいてバッファメモリ７にステップ２で転送されて保持
された信号データと乗算される。

第４ステップにおいては、第２処理命令列のＭＳＭ命令
によりアキュームレータ（ＤＩ）１２に保持されたデー
タに乗算器８から出力されたデータ（第４図の乗算器５
４の出力データに相当する）を加算してアキュームレー
タ（ＤＩ）１２に保持させる。この場合にはアキューム
レータ１２の保持データがＡＬＵＩ　１に中継供給され
る。ここで、アキュームレータ（ＤＩ）１２に保持され
た信号データは第４図の加算器５６の出力データに相当
する。この第４ステップにおいてもＲＡＭＩＯからはバ
ッファメモリ９に係数データＤ３が転送され乗算器８に
おいてバッファメモリ７にステップ２で転送されて保持
された信号データと乗算される。

第５ステップにおいては、第２処理命令列のＭ７ ８Ｍ命令によりキュームレータ（ＤＩ）１２に保μ 持されたデータに乗算器８から出力されたデータ（第４
図の乗算器５５の出力データに相当する）を加算してア
キュームレータ（ＤＩ）１２１：［持させる。この場合
にはアキュームレータ１２の保持データがＡＬＵＩ　１
に供給される。ここで、アキュームレータ（Ｄｉ）１２
に保持された信号データは第４図の加算器５７の出力デ
ータに相当する。この第５ステップにおいてもＲＡＭＩ
Ｏからはバッファメモリ９に係数データＤ３が転送され
乗算器８においてバッファメモリ７にステップ２で転送
されて保持された信号データと乗算される。

第６ステップにおいては、第１処理命令列のＭＯｖ命令
によりアキュームレータ（ＤＩ）１２に保持されたデー
タをデータバス４を介して第１信号データＲＡＭ　（Ｄ
ＲＡＭＩ）５のアドレス＄ＯＯ及びバッファメモリ　（
Ｂ）７に転送する。これは回路５３への入力である。回
路５３において第４図の如く係数乗算用乗算器５つが入
力段に設けられている場合にはＲＡＭＩＯからはバツフ
ァメモリ９に係数データＤＪ　　（乗算器５つの係数に
相当する）が転送され乗算器８においてバッファメモリ
７に転送された信号データと乗算される。

第７ステップにおいては、例えば、第１処理命令列のＭ
ＯＶ命令により第１信号データＲＡＭ（ＤＲＡＭ１）５
のアドレス＄０２のデータを読み出してバッファメモリ
（Ｂ）７に転送する。このときＲＡＭＩＯからはバッフ
ァメモリ９に係数データＤ５が転送され乗算器８におい
てバツファメモリ７に転送された信号データと乗算され
る。

このように、乗算手段としての乗算器８から出力された
積データがＡＬＵＩＩ又はアキュームレータ１２等の出
力手段に受け入れられる場合には第１．２、３．６及び
７ステップの如く新たな値の係数データとなる。しかし
ながら、乗算器８から出力された積データがＡＬＵＩＩ
又はアキュームレータ１２に受け入れられない場合には
第４及び５ステップの如く１ステップ前の係数データと
同一のデータが読み出される。この場合には乗算器８は
１ステップ前の乗算動作を維持した状態となる。

発明の効果 以上の如く、本発明のオーディオ信号データ処理装置に
おいては、係数メモリは出力手段の積データ受入動作が
なされない期間に読み出されるべき領域には同一の係数
データを記憶しているので、その期間においては乗算手
段には同一の係数データが順次読み出されて供給される
。乗算手段に供給される信号データも変化しなければ乗
算手段の動作は変化しない。すなわち、乗算手段のゲー
トのオンオフ動作が起きないので、消費電力を低減させ
ることができる。また、同時に不要輻射が減少するとい
う利点もある。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は第
１図の装置の一部分を具体的に示した回路図、第３図は
第１図の装置中のマイクロコンピュータの動作を示すフ
ロー図、第４図は処理動作を説明するために示した回路
図、第５図は第４図の回路の動作を行なうための各ステ
ップ毎の並行処理命令及び係数データを示す図である。 主要部分の符号の説明 ２・・・ＤＳＰ ４．，１４・・・データパス ５．６・・・信号データＲＡＭ ７，９・・・バッファメモリ ８・・・乗算器 １０・・・係数データＲＡＭ １１・・・ＡＬＵ １２・・・アキュームレータ １７・・・遅延時間データＲＡＭ １８・・・シーケンスコントローラ

Claims (1)

【特許請求の範囲】
1. オーディオ信号データを順次供給する入力手段と、オー
   ディオ信号データをデータメモリへ書き込みかつ読み出
   すデータメモリ制御手段と、係数データを記憶する係数
   メモリと、前記係数メモリから係数データを順次読み出
   す係数メモリ制御手段と、読み出されたオーディオ信号
   データと係数データとを乗算する乗算手段と、前記デー
   タメモリ制御手段及び係数メモリ制御手段の読み出し動
   作に同期して前記乗算手段の乗算動作により得られた積
   データを受け入れてこの積データに応じたオーディオ信
   号データを出力する出力手段とからなるオーディオ信号
   データ処理装置であって、前記係数メモリは前記出力手
   段の積データ受入動作がなされない期間に読み出される
   べき領域には同一の係数データを記憶していることを特
   徴とするオーディオ信号データ処理装置。