JPH0328900A - オーディオ信号データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はオーディオ信号データ処理装置に関する。

背景技術 家庭や車内においてコンサートホールや劇場における音
響空間、例えば、残響音や臨場感を作り出すために音場
制御をなすことができるオーディオ信号データ処理装置
が公知であり、例えば、特開昭６４−７２６１５号公報
に示されている。このようなデータ処理装置においては
、チューナ等のオーディオ信号源から出力されたオーデ
ィオ信号をディジタル処理することにより音場制御を施
すＤＳＰ　（ディジタル信号処理プロセッサ）が設けら
れている。ＤＳＰは四則演算等の演算処理を行なう演算
手段、該廣算手段に供給するオーディオ信号データを記
憶するデータメモリやデータメモリに記憶された信号デ
ータに演算手段において乗算する係数データを記憶する
係数メモリを備えている。また演算手段の演算結果を保
持するアキュームレータが設けられており、アキューム
レータに保持されたデータが次回の累算のために再び演
算手段に供給されて累算されるのである。このような構
成によりＤＳＰ内においては予め定められたプログラム
に従ってメモリ間で又はメモリから演算手段へデータが
転送されて信号データの演算処理が高速で繰り返し行な
われる。

しかしながら、かかる従来のオーディオ信号データ処理
装置においては、複雑な演算処理を行なう場合にはプロ
グラムのステップ数が多くなるという問題点があった。

発明の概要 そこで、本発明の目的は、複雑な演算処理であっても従
来よりプログラムのステップ数を減らすことができるオ
ーディオ信号データ処理装置を提供することである。

本発明のオーディオ信号データ処理装置は、オーディオ
信号データを順次供給する人力手段と、オーディオ信号
データをデータメモリへ書き込みかつ読み出すデータメ
モリ制御手段と、データメモリ制御手段によって読み出
されたオーディオ信号データに所定係数データを乗算し
かつ累算する演算手段と、演算手段の演算結果としての
累算データを受け入れてこれを保持する保持手段と、保
持手段の保持データを演算手段の次の累算のために供給
する中継手段と、保持手段の保持データに応じた信号デ
ータを出力する出力手段とを備え、保持手段が供給され
るデータを保持する複数のアキュームレータと、複数の
アキュームレータの少なくとも１以外に累算データの今
回値を供給し累算データの次回値を少なくとも１に供給
する選択手段とを有し、中継手段が少なくとも１以外の
アキュームレータの保持データを演算手段に供給するこ
とを特徴としている。

実施例 以下、本発明の実施例を図面を参照しつつ詳細に説明す
る。

第１図に示した本発明の一実施例たるオーディオ信号デ
ータ処理装置においては、２つの人出力ボートを有する
ＤＳＰＩが設けられている。第１人カボー｝ＩＮ，から
の人力信号データは入出力インターフェース３ａに供給
される。入出力インターフェース３ａには第１データバ
ス４が接続されている。同様に第２人カボートｌＮｚか
らの入力信号データが入出力インターフェース３ｂに供
給される。人出力インターフェース３ｂには第１データ
バス４が接続されている。アナログオーディオ信号を入
力する場合には例えば、図の如く入力ボートＩＮ＋にＡ
／Ｄ変換器２が接続される。

第１データバス４にはオーディオ信号データを記憶する
データメモリとして２つの信号データＲＡＭ５，６が接
続されている。また、データバス４にはバッファメモリ
７が接続されており、バッファメモリ７の出力は乗算器
８の一方の人力に接続されている。乗算器８の他方の入
力には係数データを保持するためのバッファメモリ９が
接続され、バッファメモリ９には更に複数の係数データ
を記憶する係数データＲＡＭＩＯが接続されている。

ＡＬＵ　（演算器）１１は乗算器８の計算出力の累算等
の演算をするために設けられており、一方の入力に乗算
器８の計算出力が供給される。他方の人力にはＭＰＸ　
（マルチブレクサ）１３の出力が供給される。ＭＰＸ１
ＢはＡｎ，Ｕｌｌの計算出力を保持する３つのアキュー
ムレータ１２ａないし１２ｃのうちのいずれか１の出力
を後述のシーケンスコントローラ１８から供給される命
令信号に応じて選択的にＡＬＵＩ１に供給する。アキュ
ームレータ１２ａないし１２ｃの出力はデータバス４に
接続されている。なお、アキュームレータ１２ａないし
１２ｃはシーケンスコントローラ１８から供給される命
令信号に応じて選択的にＡＬＵ１１の計算出力を保持す
る。

信号データＲＡＭ５にはメモリ制御回路３１が接続され
ている。メモリ制御回路３１はＲＡＭ５の指定アドレス
へのデータ書き込み及び指定アドレスからデータの読み
出しを制御する制御信号を発生する。信号データＲＡＭ
６にはメモリ制御回路３１と同様のメモリ制御回路３２
が切替回路３３を介して接続されている。切替回路３３
はメモリ制御回路３１からの制御信号によってＲＡＭ６
の指定アドレスへのデータ書き込み及び指定アドレスか
らデータの読み出しが行なわれるように切り替える。ま
た、ＲＡＭＩＯにはメモリ制御回路３１と同様のメモリ
制御回路３４が接続されている。

信号データＲＡＭ６は第１データバス４とは別の第２デ
ータバス１４にも接続されている。具体的には第２図に
示すようにＲＡＭ６と第１データバス４との間には３ス
テートバッフｙ３９ａ，３９ｂが設けられ、また、ＲＡ
Ｍ６と第２データバス１４との間には３ステートバッフ
ァ４０ａ，　４０ｂが設けられている。ステートバッフ
ァ３９ａ，３９ｂ，４０ａ，４０ｂはシーケンスコント
ローラ１８からの命令信号に応じて個別にオンとなる。

すなわち、第１データバス４からの信号データをＲＡＭ
６に書き込む場合にはステートバッファ３９ａがオンと
なり、ＲＡＭ６から第１データバス４に信号データを読
み出す場合にはステートバッファ３９ｂがオンとなる。

同様に第２データバス１４からの信号データをＲＡＭ６
に書き込む場合にはステートバッフ７４０ａがオンとな
り、ＲＡＭ６から第２データバス１４に信号データを読
み出す場合にはステートバッファ４０ｂがオンとなる。

このように命令信号に応じてオンとなるステートバッフ
ァは３９ａ，３９ｂ，４０ａ，４０ｂのうちの常にいず
れか１である。

データバス１４には外部ＲＡＭＩ　５とのデータ転送用
のインターフェース１６が接続されている。

外部ＲＡＭ１５はオーディオ信号データの遅延信号デー
タを作成するために設けられた遅延用メモリであり、記
憶容量が大なるほど遅延時間の長い信号データを作成す
ることができる。ＲＡＭＩ　５の書き込み及び読み出し
アドレスを指定するためにメモリ制御回路３５が設けら
れ、メモリ制御回路３５には遅延時間データＲＡＭ１７
が接続されている。ＲＡＭ１７における遅延時間データ
の書き込み及び読み出しはメモリ制御回路３８によって
制御される。

インターフｘ−ス３ａ，３ｂ，１６、乗算器８、バッフ
ァメモリ７．９、ＡＬＵＩ　１、アキュームレータ１２
、メモリ制御回路３１，３２，３４，３５．３８及び切
替回路３３の動作はシーケンスコントローラ１８によっ
て制御される。シーケンスコントローラ１８にはプログ
ラムＲＡＭ１９が接続されており、プログラムＲＡＭ１
９にｌＨ込まれたプログラムに従って動作する。プログ
ラムＲＡＭ１９にはプログラムカウンタ２０が接続され
、プログラムカウンタ２０の計数値が加算される毎にそ
の新たな計数値に対応するステップの命令コードがプロ
グラムＲＡＭ１９から読み出されてシーケンスコントロ
ーラ１８に供給される。また、シーケンスコントローラ
１８には後述のマイクロコンピュータ２４からの指令を
複数保持するレジスタ２１が接続されている。

プログラムＲＡＭ１９及びレジスタ２１はメインバス２
２に各々接続されている。メインバス２２にはインター
フェース２３を介してマイクロコンピュータ２４が接続
されている。またメインバス２２には転送バッファ２６
．２７が接続されている。転送バッファ２６はマイクロ
コンピュータ２４から供給される係数データをＲＡＭＩ
Ｏに記憶させるために一時的に保持する。転送バッファ
２７はマイクロコンピュータ２４から供給される遅延時
間データをＲＡＭ１７に記憶させるために一時的に保持
する。

マイクロコンピュータ２４はマイクロプロセッサ、ＲＡ
Ｍ，ＲＯＭ及びインターフェース（共に図示せず）から
構成されている。マイクロコンピュータ２４にはキーボ
ード２５が接続されている。

キーボード２５には音場特性の異なるホール１、ホール
２・・・・・・の如く音場モードを指定する複数のモー
ドキーやグラフィックイフライザ調整の周波数帯域設定
キー、レベル調整キー及びミュートキー（共に図示せず
）等の複数のキーが設けられている。マイクロコンピュ
ータ２４のＲＯＭにはマイクロコンピュータ２４自身が
処理するＤＳＰ制御プログラムの他にシ〜ケンスコント
ローラ１８が処理する複数のシーケンス制御プログラム
、ＲＡＭＩＯに供給する複数の係数データ群、ＲＡＭ１
７に供給する読み出しアドレス設定用の複数の遅延時間
データ群が予め書き込まれている。

ＤＳＰＩ内にはクロックジェネレータ２８が設けられて
おり、クロツクジエネレータ２８からクロックパルスが
シーケンスコントローラ１８やプログラムカウンタ２０
に供給される。またクロックジエネレータ２８から発生
されるクロックパルスはＡ／Ｄ変換器２のサンプリング
のタイミング信号として供給される。

また、インターフェース３ａから出力されるオーディオ
信号データはミュートスイッチ回路３０ａを介して第１
出力ボートＯＵＴ１に供給される。

インターフェース３ｂから出力されるオーディオ信号デ
ータはミュートスイッチ回路３０ｂを介して第２出力ボ
ートＯＵＴ２に供給される。ミュートスイッチ回路３０
ａ．３０ｂのオンオフはシーケンスコントローラ１８か
ら出力される命令信号によって制御されるようになって
いる。

かかる構成において、上記したミュートスイッチ回路３
　０　ａ，　　３　０　ｂのオンオフ等の命令信号の他
に、シーケンスコントローラ１８は転送バツファ２６に
保持された係数データ群をＲＡＭＩＯに転送する命令信
号、転送バッファ２７に保持されたアドレスデータ群を
ＲＡＭ１７に転送する命令信号、インターフェース３か
らのオーディオ信号データの信号データＲＡＭ５．６の
指定アドレスへの転送命令信号、信号データＲＡＭ５．
６の指定アドレスから信号データを読み出してバツファ
メモリ７へ転送する命令信号、ＲＡＭＩＯの指定アドレ
スから係数データを読み出してバッファメモリ９へ転送
する命令信号、ＡＬＵＩＩの各種演算動作命令信号、ア
キュームレータ１２ａないし１２ｃのいずれかに保持さ
れた信号データの信号データＲＡＭ５．６の指定アドレ
ス又はバツファメモリ７への転送命令信号、信号データ
ＲＡＭ６の指定アドレスから外部ＲＡＭ１５の書き込み
指定アドレスへの転送命令信号、外部ＲＡＭ１５の遅延
指定アドレスから信号データＲＡＭ６の指定アドレスへ
の転送命令信号、ＲＡＭ５．６及び外部ＲＡＭ１５を初
期化するためのリセット命令信号等の命令信号を発生す
る。これらの命令信号はマイクロコンピュータ２４から
の指令又はプログラムＲＡＭ１９に記憶されたプログラ
ムに従って適切なタイミングで発生される。なお、マイ
クロコンピュータ２４からの指令は指令レジスタ２１に
保持されるので、シーケンスコントローラ１８はプログ
ラムに従った動作中に指令レジスタ２１の内容を監視し
て割り込み動作によりマイクロコンピュータ２４からの
指令に対する命令信号の発生を行なう。指令レジスタ２
１に保持された指令はそれに対応する命令信号が発生さ
れると例えば、シーケンスコントローラ１８によってキ
ャンセルされる。

キーボード２５のいずれかのモードキーが操作されると
、マイクロコンピュータ２４は第３図に示すように現在
の音場モードと異なる音場モードを指定するモードキー
の操作か否かを判別する（ステップ４１）。現在の音場
モードと異なる音場モードの指定の場合には直ちにミュ
ートスイッチ回路３Ｑａ，３０ｂをオフにせしめてミュ
ート状態とするためにミュート指令をシーケンスコント
ローラ１８に対して発生し（ステップ４２）、操作され
たキーに対応するシーケンス制御プログラム、係数デー
タ群α】，α２・・・・・・αｎ及び遅延時間データ群
ｔｌ＋ｔ２・・・・・・ｔｎをＲＯＭから読み出して転
送する（ステップ４３〜４５）。シーケンス制御プログ
ラムはインターフェース２３、そしてメインバス２２を
介してＲＡＭ１９に転送されて図示しないプログラムメ
モリ制御回路によって書き込まれる。係数データ群はイ
ンターフェ．ース２３、そしてメインバス２２を介して
転送バッファ２６に転送される。遅延時間データ群はイ
ンターフェース２３、そしてメインバス２２を介して転
送バッファ２７に転送される。このように係数データ及
び遅延時間データを転送バッファ２６、２７に転送する
と、マイクロコンピュータ２４はシーケンスコントロー
ラ１８に対してデータ切替指令を発生し（ステップ４６
）、更に初期化指令を発生する（ステップ４７）。シー
ケンスコントローラ１８はデータ切替指令に応じてメモ
リ制御回路３４．３８に対して所定の命令信号を発生し
て転送バッファ２６に転送された係数データ群をＲＡＭ
ＩＯの所定域に書き込ませ、また転送バッファ２７に転
送された遅延時間データ群をＲＡＭ１７の所定域に書き
込ませる。また、シーケンスコントローラ１８は初期化
指令に応じて上記したリセット命令信号をメモリ制御回
路３１，３２．３５に対して発生するので、メモリ制御
回路３１，３２．３５によって信号データＲＡＭ５．６
及び外部ＲＡＭＩ　５の全ての記憶域に“０１が書き込
まれる。

ステップ４７の実行後、ミュートスイッチ回路３０ａ，
３０ｂをオンにせしめてミュート状態を解除するための
ミュート解除指令をシーケンスコントローラ１８に対し
て発生する（ステップ４８）。すなわち、ミュートスイ
ッチ回路３０ａ，３０ｂは現在の音場モードを他の音場
モードに切替えるためにＲＡＭＩＯ，１７及び１９内の
データやプログラムを変更する期間だけオフとなるので
ある。これはデータやプログラムの変更により生ずる雑
音信号が出力されることを防止するためである。

なお、マイクロコンピュータ２４が初期化指令を発生し
ないで、データ切替指令に応じてンーケンスコントロー
ラ１８がＲＡＭＩＯ，１７へのデータ転送の命令信号を
発生した後、それに続けてリセット命令信号を発生する
ようにしても良い。

次に、ＤＳＰＩ内における信号データ処理動作について
説明する。Ａ／Ｄ変換器２に入力されるオーディオ信号
はクロツクジエネレータ２８からのクロックパルスに同
期したサンプリング周期毎にディジタルオーディオ信号
データ群ｄｌ，ｄ２・・・・・・ｄｎに変換され、その
オーディオ信号データ群はインターフェース３ａを介し
て第１データバス４に供給される。データバス４に供給
された信号データ群はＲＡＭ５又は６に供給されて記憶
される。

ＲＡＭ６に書き込まれた信号データはデータバス１４に
よってインターフェース１６内の出力レジスタ（図示せ
ず）に順次転送され、更にその出力レジスタから外部Ｒ
ＡＭＩ５の書き込みアドレスで指定され記憶位置に書き
込まれる。この書き込みアドレスはメモリ制御回路３５
によって制御され外部ＲＡＭ１５の記憶位置数に対応し
た数のアドレス．を所定の順番で転送信号データ毎に変
化される。外部ＲＡＭ１５において読み出しアドレスで
指定される記憶位置の信号データが読み出されてインタ
ーフェース１６内の人力レジスタ（図示せず）に転送さ
れる。読み出しアドレスは、ＲＡＭ１７に記憶された遅
延時間データがメモリ制御回路３８によって読み出され
てメモリ制御回路３５に供給されるので、メモリ制御回
路３５において供給される遅延時間データに応じて書き
込みアドレスを基準に設定される。すなわち、遅延時間
データにより１つの信号データのＲＡＭＩ５への書き込
みタイミングとその読み出しタイミングとの間が遅延時
間となるのである。インターフ工−ス１６内の入力レジ
スタに転送保持された信号データはデータバス１４によ
って信号データＲＡＭ６に転送される。この外部ＲＡＭ
１５との転送動作により音場制御用の遅延オーディオ信
号データが作成されるのである。

一方、ＲＡＭＩＯから読み出された係数データはバッフ
ァメモリ９に供給されて保持される。シーケンスコント
ローラ１８によってタイミングが適切にとられることに
より、バッファメモリ７にはＲＡＭ５．６又はアキュー
ムレータ１２から信号データが転送され、乗算器８はバ
ッファメモリ７に保持された信号データとバッファメモ
リ９に保持された係数データとを乗算する。例えば、信
号データ群ｄｌ，ｄ２・・・・・・ｄ．と係数データ群
α１，α２・・・・・・αｎとを積和演算する場合には
、先ず、バッファメモリ７にｄ１が保持出力され、バッ
ファメモリ９にα１が保持出力され、乗算器８において
α１　・ｄ１が演算され、このα１　・ｄ１にＡＬＵＩ
　１において０を加算し、その演算結果がアキュームレ
ータ１２ａないし１２ｃのいずれかにおいて保持される
。次いで、バッファメモリ７にｄ２が保持出力され、バ
ッファメモリ９にα２が保持出力され、乗算器８におい
てα２　・ｄ２が演算されると、アキュームレータ１２
ａないし１２ｃのいずれか１が保持しているα１　・ｄ
１がＭＰＸ１３を介して供給されてＡＬＵＩＩにおいて
α１　・ｄ１＋α２　・ｄ２が演算される。これを繰り
返すことよりΣαｔ−ｄｔが算出されてアキイーＩ ユームレータ１２ａないし１２ｃのいずれかに保持され
る。

次に、ＤＳＰＩにおいて例えば、第４図に示した回路の
動作と同一の処理動作を行なう場合について説明する。

先ず、第４図に示した回路においては人力信号データが
係数乗算用乗算器５１を経て２つの標準型１次１１Ｒフ
ィルタ５２．５３に供給され、１次１１Ｒフィルタ５２
．５３から個別にデータが出力される。１次ＩＩＲフィ
ルタ５２は係数乗算用乗算器５４，５５、加算器５６．
５７及び遅延素子５８からなる。加算器５６は乗算器５
１からの信号データと乗算器５４からの信号データとを
加算する。加算器５６の出力データは遅延素子５８によ
って１サンプリング周期だけ遅延されて乗算器５４．５
５に供給される。加算器５７は加算器５６からの信号デ
ータと乗算器５５からの信号データとを加算してフィル
タ出力とする。１次■ＩＲフィルタ５３は１次１１Ｒフ
ィルタ５２と同様に係数乗算用乗算器５９，６０、加算
器６１，６２及び遅延素子６３から構成される。

第５図はＤＳＰＩで第４図に示した回路の動作を行なう
ための並行処理命令列（アセンブラプログラム）を示し
ている。第１処理命令列はデータバス４に関する転送命
令であり、第２処理命令列は演算命令である。第１ステ
ップにおいては、第１処理命令列のＭＯＶ命令によりイ
ンターフェース３ａ内の入力レジスタ（ＬＩＮＩ）に保
持された信号データをバッファメモリ（Ｂ）７に転送す
る。転送されたデータは乗算器８においてバッファメモ
リ９に転送された係数データと乗算される。

係数データはシーケンスコントローラ１８からの命令信
号に応じてＲＡＭＩＯからステップ毎に順次読み出され
てバッファメモリ９に転送される。

第２ステップにおいては、第１処理命令列のＭｏｖ命令
ニヨリ第１信号データＲＡＭ　（ＤＲＡＭ１）５のオフ
セットアドレス＄Ｏｌのデータを読み出してバッファメ
モリ（Ｂ）７に転送する。

第３ステップにおいては、第２処理命令列のＭＬＴ命令
により乗算器８から出力されたデータをアキュームレー
タ（ＤＩ）１２ａに保持させる。

ＭＬＴ命令の場合にはＡＬＵＩＩは乗算器８の出力デー
タを通過させる状態である。なお、乗算器８の出力段に
は図示していないシフタが設けられており、乗算器８か
ら出力されたデータは２ステップだけ前にバッファメモ
リ（Ｂ）７及びバッファメモリ９に転送したデータによ
る乗算結果となる。ｔＪ４３ステップの場合には第１ス
テップによって行なわれたデータ転送による乗算結果で
ある。

この第３ステップにより得られる信号データは第４図の
乗算器５１の出力データに相当する。

第４ステップにおいては、第１処理命令列のＭＯＶ命令
により第１信号データＲＡＭ（ＤＲＡＭ１）５のオフセ
ットアドレス＄０３のデータを読み出してバッファメモ
リ（Ｂ）７に転送する。また、第２処理命令列のＭＳＭ
命令によりアキュムレータ（ＤＩ）１２ａに保持された
データに乗算器８から出力されたデータ（第４図の乗算
器５４の出力データに相当する）を加算してアキューム
レータ（Ｄ２）　１２ｂに保持させる。この場合にはＭ
ＰＸ１３がアキュームレータ１２ａの保持データをＡＬ
ＵＩ　１に中継供給する。ここで、アキュームレータ（
Ｄ２）１２ｂに保持された信号データは第４図の加算器
５６の出力データに相当する。

第５ステップにおいては、第１処理命令列のＭＯＶ命令
によりアキュームレータ（Ｄ２）１２ｂに保持されたデ
ータをデータバス４を介して第１信号データＲＡＭ　（
ＤＲＡＭＩ）５のオフセット（Ｄ２）１２ｂに保持され
たデータに乗算器８から出力されたデータ（第４図の乗
算器５５の出力データに相当する）を加算してアキュー
ムレータ（Ｄ２）１２ｂに保持させる。この場合にはＭ
ＰＸ１３がアキュームレータ１２ｂの保持データをＡＬ
ＵＩ　１に中継供給する。ここで、アキュームレータ（
Ｄ２）１２ｂに保持された信号データは第４図の加算器
５７の出力データに相当する。

第６ステップにおいては、第１処理命令列のＭＯｖ命令
によりアキュームレータ（Ｄ２）１２ｂに保持されたデ
ータをインターフェース３ａ内の出力レジスタ（ＬＯＩ
）に転送する。また、第２処理命令列のＭＳＭ命令によ
りアキュームレータ（Ｄｉ）１２ａに保持されたデータ
に乗算器８から出力されたデータ（第４図の乗算器５つ
の出力データに相当する）を加算してアキュームレータ
（ＤＩ）１２ａに保持させる。この場合にはＭＰＸ１３
がアキュームレータ１２ａの保持データをＡＬＵＩＩに
中継供給する。ここで、アキュームレータ（ＤＩ）１２
ａに保持された信号データは第４図の加算器６１の出力
データに相当する。

１７ステップにおいては、第１処理命令列のＭＯｖ命令
によりアキュームレータ（Ｄｉ）１２ａに保持されたデ
ータをデータバス４を介して第１信号データＲＡＭ　（
ＤＲＡＭＩ）５のオフセットアドレス＄０２に転送して
書き込む。また、第２処理命令列のＭＳＭ命令によりア
キュームレータ（Ｄｉ）１２ａに保持されたデータに乗
算器８から出力されたデータ（第４図の乗算器６０の出
力データに相当する）を加算してアキュームレータ（Ｄ
Ｉ）１２ａに保持させる。この場合にはＭＰＸ１３がア
キュームレータ１２ａの保持データをＡＬＵＩ　１に中
継供給する。ここで、アキュームレータ（ＤＩ）１２ａ
に保持された信号データは第４図の加算器６２の出力デ
ータに相当する。

第８ステップにおいては、第１処理命令列のＭＯＶ命令
によりアキュームレータ（ＤＩ）１２ａに保持されたデ
ータをインターフェース３ｂ内の出力レジスタ（ＬＯ２
）に転送する。

このように、第３ステップにおいて算出されたデータを
アキュームレータ（ＤＩ）１２ａに保持して第５ステッ
プにおける演算に再び用いることができ、そのアキュー
ムレータ（ＤＩ）１２ａに保持されたデータを用いて第
４ステップにおいて演算し、その演算結果をアキューム
レータ（Ｄ２）１２ｂに保持することができる。

発明の効果 以上の如く、本発明のオーディオ信号データ処理装置に
おいては、供給されるデータを保持する複数のアキュー
ムレータの少なくとも１以外に演算手段の演算結果の今
回値を供給しその次回値を少なくとも１のアキュームレ
ータに供給し、少なくとも１以外のアキュームレータの
保持データを演算手段に供給するようになってる。よっ
て、上記した実施例の如く、演算結果のデータをその後
の他の複数の異なる演算に用いるような場合に１のアキ
ュームレータで演算結果のデータを保持してその保持デ
ータを用いた他の演算結果を他のアキュームレータに保
持することができるのである。

これにより、演算結果をデータメモリに一時的に記憶さ
せたり同一の演算を複数回行なう必要がなくなり、特に
複雑な演算処理をする場合にプログラムのステップ数を
従来より減らすことができ、処理時間の短縮化を図るこ
とができる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は第
１図の装置を一部分を具体的に示した回路図、第３図は
第１図の装置中のマイクロコンピュータの動作を示すフ
ロー図、第４図は処理動作を説明するために示した回路
図、第５図は第４図の回路の動作を行なうための並行処
理命令列を示す図である。 主要部分の符号の説明 １・・・ＤＳＰ ４．１４・・・データパス ５，６・・・信号データＲＡＭ ７．９・・・バッファメモリ ８・・・乗算器 １０・・・係数データＲＡＭ １１・・・ＡＬＵ １２・・・アキュームレータ １７・・・遅延時間データＲＡＭ １８・・・シーケンスコントローラ

Claims (1)

【特許請求の範囲】
1. オーディオ信号データを順次供給する入力手段と、オー
   ディオ信号データをデータメモリへ書き込みかつ読み出
   すデータメモリ制御手段と、前記データメモリ制御手段
   によって読み出されたオーディオ信号データに所定係数
   データを乗算しかつ累算する演算手段と、前記演算手段
   の演算結果としての累算データを受け入れてこれを保持
   する保持手段と、前記保持手段の保持データを前記演算
   手段の次の累算のために供給する中継手段と、前記保持
   手段の保持データに応じた信号データを出力する出力手
   段とを備えたデータ処理装置であって、前記保持手段は
   供給されるデータを保持する複数のアキュームレータと
   、前記複数のアキュームレータの少なくとも１以外に前
   記累算データの今回値を供給し前記累算データの次回値
   を前記少なくとも１に供給する選択手段とを有し、前記
   中継手段は前記少なくとも１以外のアキュームレータの
   保持データを前記演算手段に供給することを特徴とする
   オーディオ信号データ処理装置。