JPH05165873A - ディジタル信号プロセッサ - Google Patents
ディジタル信号プロセッサInfo
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- JPH05165873A JPH05165873A JP33526291A JP33526291A JPH05165873A JP H05165873 A JPH05165873 A JP H05165873A JP 33526291 A JP33526291 A JP 33526291A JP 33526291 A JP33526291 A JP 33526291A JP H05165873 A JPH05165873 A JP H05165873A
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Abstract
(57)【要約】 （修正有）
【目的】 オーディオ信号処理装置などで用いられるデ
ィジタル信号プロセッサ（ＤＳＰ）に関し、オーディオ
信号などの信号データの遅延時間を自由に設定すること
を目的とする。 【構成】 信号データメモリ５と、外部メモリ１２と、
遅延時間を設定するオフセットデータ格納用のオフセッ
トメモリ１５と、外部メモリへのアクセス制御を行なう
外部メモリ制御回路１４とを備え、信号データメモリか
ら外部メモリへ信号データを書き込んだ後オフセットメ
モリから与えられるオフセット値で与えられる所定の遅
延時間の経過の後に外部メモリから信号データを読み出
すようにしたディジタル信号プロセッサにおいて、外部
メモリ制御回路１４と演算部のデータバス４間を直接接
続するとともに、外部メモリ制御回路１４内にはオフセ
ットメモリ１５とデータバス４のいずれかを選択する切
り換え手段を設ける。
ィジタル信号プロセッサ（ＤＳＰ）に関し、オーディオ
信号などの信号データの遅延時間を自由に設定すること
を目的とする。 【構成】 信号データメモリ５と、外部メモリ１２と、
遅延時間を設定するオフセットデータ格納用のオフセッ
トメモリ１５と、外部メモリへのアクセス制御を行なう
外部メモリ制御回路１４とを備え、信号データメモリか
ら外部メモリへ信号データを書き込んだ後オフセットメ
モリから与えられるオフセット値で与えられる所定の遅
延時間の経過の後に外部メモリから信号データを読み出
すようにしたディジタル信号プロセッサにおいて、外部
メモリ制御回路１４と演算部のデータバス４間を直接接
続するとともに、外部メモリ制御回路１４内にはオフセ
ットメモリ１５とデータバス４のいずれかを選択する切
り換え手段を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、オーディオ信号処理装
置などで用いられるディジタル信号プロセッサ（以下、
ＤＳＰという）に関する。
置などで用いられるディジタル信号プロセッサ（以下、
ＤＳＰという）に関する。
【０００２】
【従来の技術】室内や車内においてコンサートホールや
劇場と同様な音響空間、例えば残響音や臨場感を作り出
すために、再生音の音場制御を行なうオーディ信号処理
装置が公知である（特開昭６４−７２６１５号参照）。
このようなオーディオ信号処理装置には、チューナーな
どのオーディオ信号源から供給されるオーディオ信号に
ディジタル演算処理を施すことにより所望の音場制御を
行なうＤＳＰが設けられている。
劇場と同様な音響空間、例えば残響音や臨場感を作り出
すために、再生音の音場制御を行なうオーディ信号処理
装置が公知である（特開昭６４−７２６１５号参照）。
このようなオーディオ信号処理装置には、チューナーな
どのオーディオ信号源から供給されるオーディオ信号に
ディジタル演算処理を施すことにより所望の音場制御を
行なうＤＳＰが設けられている。
【０００３】ＤＳＰは、四則演算などの演算処理を行な
う演算部、該演算部に供給するディジタルオーディオ信
号データを記憶する信号データＲＡＭ、オーディオ信号
データに乗算する係数データを記憶する係数データＲＡ
Ｍなどのメモリを備えており、処理プログラムに従って
各メモリ間および各メモリから演算部へ信号データを転
送し、所定の演算を高速で繰り返し行なうものである。
う演算部、該演算部に供給するディジタルオーディオ信
号データを記憶する信号データＲＡＭ、オーディオ信号
データに乗算する係数データを記憶する係数データＲＡ
Ｍなどのメモリを備えており、処理プログラムに従って
各メモリ間および各メモリから演算部へ信号データを転
送し、所定の演算を高速で繰り返し行なうものである。
【０００４】演算処理のためのプログラムはＤＳＰ内の
書き換え可能なプログラムメモリに書き込まれており、
音場モードが切り換えられる度にＤＳＰ外の制御用のマ
イクロコンピュータから音場モードに対応する新たな処
理プログラムが転送されて書き換えられ、希望の音響空
間を自在に作り出せるようになっている。
書き換え可能なプログラムメモリに書き込まれており、
音場モードが切り換えられる度にＤＳＰ外の制御用のマ
イクロコンピュータから音場モードに対応する新たな処
理プログラムが転送されて書き換えられ、希望の音響空
間を自在に作り出せるようになっている。
【０００５】ところで、オーディオ信号処理装置では、
入力してくるオーディオ信号に対して、例えばコンサー
トホールのような響きのある残響特性を与える場合など
がある。このような場合、ＤＳＰは、各オーディオ信号
データに残響特性に応じた遅延時間を与えながら遅延信
号データの加算処理やフィルタ処理などを次々と実行し
ていく必要がある。入力してくるオーディオ信号データ
にこのような遅延時間を与えるには、従来、ＤＳＰに遅
延時間付与のための外部メモリを接続し、信号データＲ
ＡＭに格納したオーディオ信号データをこの外部メモリ
に順次書き込んだ後、オフセットメモリに格納されてい
るオフセット群から選択した所定のオフセットに従って
所定のタイミングで順次読み出すことにより実現してい
た。
入力してくるオーディオ信号に対して、例えばコンサー
トホールのような響きのある残響特性を与える場合など
がある。このような場合、ＤＳＰは、各オーディオ信号
データに残響特性に応じた遅延時間を与えながら遅延信
号データの加算処理やフィルタ処理などを次々と実行し
ていく必要がある。入力してくるオーディオ信号データ
にこのような遅延時間を与えるには、従来、ＤＳＰに遅
延時間付与のための外部メモリを接続し、信号データＲ
ＡＭに格納したオーディオ信号データをこの外部メモリ
に順次書き込んだ後、オフセットメモリに格納されてい
るオフセット群から選択した所定のオフセットに従って
所定のタイミングで順次読み出すことにより実現してい
た。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
ＤＳＰにおいては、設定可能な遅延時間はオフセットメ
モリに格納されているオフセット群の範囲内で選ぶこと
しかできず、遅延時間設定の自由度の点で充分であると
は言い難かった。
ＤＳＰにおいては、設定可能な遅延時間はオフセットメ
モリに格納されているオフセット群の範囲内で選ぶこと
しかできず、遅延時間設定の自由度の点で充分であると
は言い難かった。
【０００７】本発明は、このような事情に基づきなされ
たもので、その目的とするところは、オーディオ信号な
どの信号データの遅延時間を自由に設定することのでき
るＤＳＰを提供することである。
たもので、その目的とするところは、オーディオ信号な
どの信号データの遅延時間を自由に設定することのでき
るＤＳＰを提供することである。
【０００８】
【課題を解決するための手段】本発明は、前記目的を達
成するため、信号データメモリと、外部メモリと、遅延
時間を設定するオフセットデータ格納用のオフセットメ
モリと、外部メモリへのアクセス制御を行なう外部メモ
リ制御回路とを備え、前記信号データメモリから外部メ
モリへ信号データを書き込んだ後、前記オフセットメモ
リから与えられるオフセット値で与えられる所定の遅延
時間の経過の後に前記外部メモリから信号データを読み
出すようにしたディジタル信号プロセッサにおいて、前
記外部メモリ制御回路と演算部のデータバス間を直接接
続するとともに、外部メモリ制御回路内には前記オフセ
ットメモリと前記データバスのいずれかを選択する切り
換え手段を設けたことを特徴とする。
成するため、信号データメモリと、外部メモリと、遅延
時間を設定するオフセットデータ格納用のオフセットメ
モリと、外部メモリへのアクセス制御を行なう外部メモ
リ制御回路とを備え、前記信号データメモリから外部メ
モリへ信号データを書き込んだ後、前記オフセットメモ
リから与えられるオフセット値で与えられる所定の遅延
時間の経過の後に前記外部メモリから信号データを読み
出すようにしたディジタル信号プロセッサにおいて、前
記外部メモリ制御回路と演算部のデータバス間を直接接
続するとともに、外部メモリ制御回路内には前記オフセ
ットメモリと前記データバスのいずれかを選択する切り
換え手段を設けたことを特徴とする。
【０００９】
【作 用】切り換え手段をデータバス側へ切り換えるこ
とにより、ＤＳＰの演算部からデータバスを通じて直接
外部メモリ制御回路へ遅延時間設定用のオフセットデー
タを与えることができる。したがって、ＤＳＰにおける
演算処理の最中に、演算結果などに応じて遅延時間設定
用のオフセットデータの値を自由に変えることができ、
信号データの遅延時間を自由に設定することが可能とな
る。
とにより、ＤＳＰの演算部からデータバスを通じて直接
外部メモリ制御回路へ遅延時間設定用のオフセットデー
タを与えることができる。したがって、ＤＳＰにおける
演算処理の最中に、演算結果などに応じて遅延時間設定
用のオフセットデータの値を自由に変えることができ、
信号データの遅延時間を自由に設定することが可能とな
る。
【００１０】
【実施例】以下、本発明の実施例につき図面を参照して
説明する。図１に本発明になるＤＳＰの１実施例を示
す。図において、アナログオーディオ信号はＡ／Ｄ変換
器１を介してＤＳＰ２内の入出力インターフェース３に
供給される。入出力インターフェース３には、データバ
ス４が接続されている。データバス４には、入力してく
るオーディオ信号データを格納する信号データＲＡＭ５
が接続されている。
説明する。図１に本発明になるＤＳＰの１実施例を示
す。図において、アナログオーディオ信号はＡ／Ｄ変換
器１を介してＤＳＰ２内の入出力インターフェース３に
供給される。入出力インターフェース３には、データバ
ス４が接続されている。データバス４には、入力してく
るオーディオ信号データを格納する信号データＲＡＭ５
が接続されている。
【００１１】また、データバス４にはバッファメモリ６
が接続されており、バッファメモリ６の出力は乗算器７
の一方の入力に接続されている。乗算器７の他方の入力
には係数データを保持するためのバッファメモリ８が接
続され、バッファメモリ８には係数データを格納する係
数データＲＡＭ９が接続されている。
が接続されており、バッファメモリ６の出力は乗算器７
の一方の入力に接続されている。乗算器７の他方の入力
には係数データを保持するためのバッファメモリ８が接
続され、バッファメモリ８には係数データを格納する係
数データＲＡＭ９が接続されている。
【００１２】ＡＬＵ（算術論理演算ユニット）１０は、
乗算器７の計算出力の累算などの演算を行なうもので、
一方の入力には乗算器７の計算出力が供給される。他方
の入力には、ＡＬＵ１０の計算出力を保持するアキュム
レータ１１の出力が供給される。また、アキュムレータ
１１の出力はデータバス４にも供給されている。
乗算器７の計算出力の累算などの演算を行なうもので、
一方の入力には乗算器７の計算出力が供給される。他方
の入力には、ＡＬＵ１０の計算出力を保持するアキュム
レータ１１の出力が供給される。また、アキュムレータ
１１の出力はデータバス４にも供給されている。
【００１３】さらに、データバス４には外部ＲＡＭ１２
とのデータ転送用のインターフェース１３が接続されて
いる。外部ＲＡＭ１２は、オーディオ信号データの遅延
信号データを作成するために設けられた遅延メモリであ
って、記憶容量が大なるほど遅延時間の長い信号データ
を作成することができる。この外部ＲＡＭ１２の書き込
みおよび読み出しアドレスを指定するために外部メモり
制御回路１４が設けられている。
とのデータ転送用のインターフェース１３が接続されて
いる。外部ＲＡＭ１２は、オーディオ信号データの遅延
信号データを作成するために設けられた遅延メモリであ
って、記憶容量が大なるほど遅延時間の長い信号データ
を作成することができる。この外部ＲＡＭ１２の書き込
みおよび読み出しアドレスを指定するために外部メモり
制御回路１４が設けられている。
【００１４】外部メモリ制御回路１４には、遅延時間設
定用のオフセットデータを格納するオフセットＲＡＭ１
５がオフセットデータライン１６により接続されてい
る。さらに、本発明の場合、オフセットＲＡＭ１５と並
行して、外部メモリ制御回路１４とデータバス４との間
をオフセットデータライン１７で直接接続し、データバ
ス４側からもオフセットデータを直接外部メモリ制御回
路１４へ与えることができるようになっている。
定用のオフセットデータを格納するオフセットＲＡＭ１
５がオフセットデータライン１６により接続されてい
る。さらに、本発明の場合、オフセットＲＡＭ１５と並
行して、外部メモリ制御回路１４とデータバス４との間
をオフセットデータライン１７で直接接続し、データバ
ス４側からもオフセットデータを直接外部メモリ制御回
路１４へ与えることができるようになっている。
【００１５】前記インターフェース３，１３、信号デー
タＲＡＭ５、乗算器７、バッファメモリ６，８、係数デ
ータＲＡＭ９、ＡＬＵ１０、アキュムレータ１１、外部
メモリ制御回路１４、オフセットＲＡＭ１５の動作は、
シーケンスコントローラ１８によって制御される。シー
ケンスコントローラ１８は、プログラムＲＡＭ１９に格
納された処理プログラムに従って所定の回路へ所定のタ
イミングで所定の命令信号を与える。
タＲＡＭ５、乗算器７、バッファメモリ６，８、係数デ
ータＲＡＭ９、ＡＬＵ１０、アキュムレータ１１、外部
メモリ制御回路１４、オフセットＲＡＭ１５の動作は、
シーケンスコントローラ１８によって制御される。シー
ケンスコントローラ１８は、プログラムＲＡＭ１９に格
納された処理プログラムに従って所定の回路へ所定のタ
イミングで所定の命令信号を与える。
【００１６】プログラムＲＡＭ１９は、プログラムカウ
ンタ２０の計数値が加算される毎にその新たな計数値に
対応するアドレス位置の命令コードを読み出し、シーケ
ンスコントローラ１８へ供給する。また、シーケンスコ
ントローラ１８には、後述する制御用のマイクロコンピ
ュータ２４からの指令を保持する指令レジスタ２１が接
続されている。
ンタ２０の計数値が加算される毎にその新たな計数値に
対応するアドレス位置の命令コードを読み出し、シーケ
ンスコントローラ１８へ供給する。また、シーケンスコ
ントローラ１８には、後述する制御用のマイクロコンピ
ュータ２４からの指令を保持する指令レジスタ２１が接
続されている。
【００１７】プログラムＲＡＭ１９および指令レジスタ
２１は、メインバス２２に接続されている。メインバス
２２にはインターフェース２３を介して制御用のマイク
ロコンピュータ２４が接続されている。さらに、メイン
バス２２には転送バッファ２５が接続されている。転送
バッファ２５は、マイクロコンピュータ２４から供給さ
れる遅延時間設定用のオフセットデータを一時保持す
る。
２１は、メインバス２２に接続されている。メインバス
２２にはインターフェース２３を介して制御用のマイク
ロコンピュータ２４が接続されている。さらに、メイン
バス２２には転送バッファ２５が接続されている。転送
バッファ２５は、マイクロコンピュータ２４から供給さ
れる遅延時間設定用のオフセットデータを一時保持す
る。
【００１８】マイクロコンピュータ２４は、マイクロプ
ロセッサ、ＲＡＭ、ＲＯＭ（いずれも図示せず）から構
成されている。マイクロコンピュータ２４のＲＯＭに
は、マイクロコンピュータ自身が用いる制御プログラム
の他に、ＤＳＰで用いる各種の処理プログラム、各処理
プログラムで用いる係数データ群およびオフセットデー
タ群などが予め格納されている。
ロセッサ、ＲＡＭ、ＲＯＭ（いずれも図示せず）から構
成されている。マイクロコンピュータ２４のＲＯＭに
は、マイクロコンピュータ自身が用いる制御プログラム
の他に、ＤＳＰで用いる各種の処理プログラム、各処理
プログラムで用いる係数データ群およびオフセットデー
タ群などが予め格納されている。
【００１９】マイクロコンピュータ２４にはキーボード
２６が接続されている。キーボード２６には、音響特性
の異なるホール１，ホール２などの音場モードを指定す
るモードキーや、グラフイックイコライザキーなど、種
々の操作キーが設けられている。マイクロコンピュータ
２４は、キーが操作されると、ＲＯＭ中から操作された
キーに対応する処理プログラムおよびそのプログラムに
用いる係数データやオフセットデータなどを読み出し、
インターフェース２３を介してＤＳＰ２へ転送する。ま
た、ＤＳＰ２で演算処理された後のオーディオ信号デー
タは、データバス４，入出力インターフェース３を介し
てＤ／Ａ変換器２７へ供給され、アナログ信号に変換し
た後出力される。
２６が接続されている。キーボード２６には、音響特性
の異なるホール１，ホール２などの音場モードを指定す
るモードキーや、グラフイックイコライザキーなど、種
々の操作キーが設けられている。マイクロコンピュータ
２４は、キーが操作されると、ＲＯＭ中から操作された
キーに対応する処理プログラムおよびそのプログラムに
用いる係数データやオフセットデータなどを読み出し、
インターフェース２３を介してＤＳＰ２へ転送する。ま
た、ＤＳＰ２で演算処理された後のオーディオ信号デー
タは、データバス４，入出力インターフェース３を介し
てＤ／Ａ変換器２７へ供給され、アナログ信号に変換し
た後出力される。
【００２０】図２に、外部メモリ制御回路１４の具体例
を示す。切り換え回路３１は、シーケンスコントローラ
１８からの命令信号に従ってデータバス４に接続された
オフセットデータライン１７またはオフセットＲＡＭ１
５に接続されたオフセットデータライン１６のいずれか
を選択し、選択したラインを介して送られてきた時間設
定用のオフセットデータをレジスタ３２に格納するもの
である。
を示す。切り換え回路３１は、シーケンスコントローラ
１８からの命令信号に従ってデータバス４に接続された
オフセットデータライン１７またはオフセットＲＡＭ１
５に接続されたオフセットデータライン１６のいずれか
を選択し、選択したラインを介して送られてきた時間設
定用のオフセットデータをレジスタ３２に格納するもの
である。
【００２１】デクリメントカウンタ３３は、１サンプリ
ング周期毎にそのカウント値が１づつ減算され、カウン
ト値が０になると再び最大カウント値に戻って減算動作
を継続するリングカウンタである。通常、このデクリメ
ントカウンタ３３の最大カウント値は、外部ＲＡＭ１２
のアドレス数に等しくとられる。
ング周期毎にそのカウント値が１づつ減算され、カウン
ト値が０になると再び最大カウント値に戻って減算動作
を継続するリングカウンタである。通常、このデクリメ
ントカウンタ３３の最大カウント値は、外部ＲＡＭ１２
のアドレス数に等しくとられる。
【００２２】デクリメントカウンタ３３のカウント値と
レジスタ３２に格納されているオフセット値は加算器３
４で加算され、アクセス回路３５へ送られる。アクセス
回路３５は、この加算値を書き込みアドレスまたは読み
出しアドレスとして外部ＲＡＭ１２にアクセスする。
レジスタ３２に格納されているオフセット値は加算器３
４で加算され、アクセス回路３５へ送られる。アクセス
回路３５は、この加算値を書き込みアドレスまたは読み
出しアドレスとして外部ＲＡＭ１２にアクセスする。
【００２３】先ず最初に、前記構成になるＤＳＰの基本
動作について述べる。いま、キーボード２６のいずれか
のキーが操作されると、マイクロコンピュータ２４は操
作されたキーに対応する処理プログラムをＲＯＭ（図示
せず）から読み出し、インターフェース２３，メインバ
ス２２を介してプログラムＲＡＭ１９に転送格納する。
これと同時に、その処理プログラムで用いる係数データ
群α1 ，α2 ，…αn をＲＯＭから読み出し、インター
フェース２３，メインバス２２，図示にない転送バッフ
ァを介して係数データＲＡＭ９に転送格納する。
動作について述べる。いま、キーボード２６のいずれか
のキーが操作されると、マイクロコンピュータ２４は操
作されたキーに対応する処理プログラムをＲＯＭ（図示
せず）から読み出し、インターフェース２３，メインバ
ス２２を介してプログラムＲＡＭ１９に転送格納する。
これと同時に、その処理プログラムで用いる係数データ
群α1 ，α2 ，…αn をＲＯＭから読み出し、インター
フェース２３，メインバス２２，図示にない転送バッフ
ァを介して係数データＲＡＭ９に転送格納する。
【００２４】前記のようして処理プログラムと係数デー
タがＤＳＰ２にセットされると、入力してくるオーディ
オ信号に対して演算処理が開始される。すなわち、Ａ／
Ｄ変換器１から入力してくるオーディオ信号は、まず所
定のサンプリング周期で次々とサンプリングされ、オー
ディオ信号データｄ1 ，ｄ2 ，…ｄn に変換される。こ
のオーディオ信号データｄ1 ，ｄ2 ，…ｄn は入出力イ
ンターフェース３を介してデータバス４に供給され、信
号データＲＡＭ５に書き込まれる。
タがＤＳＰ２にセットされると、入力してくるオーディ
オ信号に対して演算処理が開始される。すなわち、Ａ／
Ｄ変換器１から入力してくるオーディオ信号は、まず所
定のサンプリング周期で次々とサンプリングされ、オー
ディオ信号データｄ1 ，ｄ2 ，…ｄn に変換される。こ
のオーディオ信号データｄ1 ，ｄ2 ，…ｄn は入出力イ
ンターフェース３を介してデータバス４に供給され、信
号データＲＡＭ５に書き込まれる。
【００２５】そして、信号データＲＡＭ５から第１の信
号データｄ1 が読み出され、バッファメモリ６に保持さ
れる。一方、係数データＲＡＭ９から第１の係数データ
α1 が読み出され、バッファメモリ８に保持される。乗
算器７はこのα1 とｄ1 の乗算を行い、得られた乗算値
α1 ・ｄ1 に対してＡＬＵ１０においてアキュムレータ
１１の初期値０を加算した後、その加算値α1 ・ｄ1 を
再びアキュムレータ１１に保持する。
号データｄ1 が読み出され、バッファメモリ６に保持さ
れる。一方、係数データＲＡＭ９から第１の係数データ
α1 が読み出され、バッファメモリ８に保持される。乗
算器７はこのα1 とｄ1 の乗算を行い、得られた乗算値
α1 ・ｄ1 に対してＡＬＵ１０においてアキュムレータ
１１の初期値０を加算した後、その加算値α1 ・ｄ1 を
再びアキュムレータ１１に保持する。
【００２６】次いで、バッファメモリ６に第２の信号デ
ータｄ2 を保持するとともに、バッファメモリ８に第２
の係数データα2 を保持し、乗算器７においてα2 とｄ
2 を乗算し、この乗算値α2 ・ｄ2 に対してＡＬＵ１０
においてアキュムレータ１１に保持されているα1 ・ｄ
1 を加算した後、その加算値α1 ・ｄ1 ＋α2 ・ｄ2 を
再びアキュムレータ１２に保持する。このような処理を
繰り返すことにより、積和演算（Σαi ・ｄi ）が実現
される。前記積和演算処理で得られたオーディオ信号デ
ータは、アキュムレータ１１，データバス４を介して信
号データＲＡＭ５に一旦格納された後、データバス４を
介して所定のタイミングで入出力インターフェース３へ
転送され、Ｄ／Ａ変換器２７でアナログ信号に変換して
出力される。
ータｄ2 を保持するとともに、バッファメモリ８に第２
の係数データα2 を保持し、乗算器７においてα2 とｄ
2 を乗算し、この乗算値α2 ・ｄ2 に対してＡＬＵ１０
においてアキュムレータ１１に保持されているα1 ・ｄ
1 を加算した後、その加算値α1 ・ｄ1 ＋α2 ・ｄ2 を
再びアキュムレータ１２に保持する。このような処理を
繰り返すことにより、積和演算（Σαi ・ｄi ）が実現
される。前記積和演算処理で得られたオーディオ信号デ
ータは、アキュムレータ１１，データバス４を介して信
号データＲＡＭ５に一旦格納された後、データバス４を
介して所定のタイミングで入出力インターフェース３へ
転送され、Ｄ／Ａ変換器２７でアナログ信号に変換して
出力される。
【００２７】進んで、オーディオ信号データの遅延処理
について述べる。選択された処理プログラムがオーディ
オ信号データの遅延処理を必要とするものである場合
（例えば、残響音の付加など）には、前記処理プログラ
ムと係数データ群αi ，α2 ，…αn とともに、遅延時
間設定用のオフセットデータもＲＯＭから読み出され、
インターフェース２３，メインバス２２、転送バッファ
２５を介してオフセットＲＡＭ１５に転送格納される。
について述べる。選択された処理プログラムがオーディ
オ信号データの遅延処理を必要とするものである場合
（例えば、残響音の付加など）には、前記処理プログラ
ムと係数データ群αi ，α2 ，…αn とともに、遅延時
間設定用のオフセットデータもＲＯＭから読み出され、
インターフェース２３，メインバス２２、転送バッファ
２５を介してオフセットＲＡＭ１５に転送格納される。
【００２８】説明を簡単とするため、図３に示すよう
に、外部ＲＡＭ１２がアドレス総数８個（アドレス０〜
７番地）のメモリであるものとすると、デクリメントカ
ウンタ３３は、図４（Ａ）に示すように、１サンプリン
グ周期ΔＴ毎に減算され、０→７→６→５→４→３→２
→１→０のようにそのカウント値が変化する。
に、外部ＲＡＭ１２がアドレス総数８個（アドレス０〜
７番地）のメモリであるものとすると、デクリメントカ
ウンタ３３は、図４（Ａ）に示すように、１サンプリン
グ周期ΔＴ毎に減算され、０→７→６→５→４→３→２
→１→０のようにそのカウント値が変化する。
【００２９】いま、信号データＲＡＭ５の或るオーディ
オ信号データｄi を外部ＲＡＭ１２のアドレス７番地に
書き込み、３×ΔＴの遅延時間を与えた後読み出す場合
を例に採り、その処理動作を説明する。なお、図２中の
切り換え回路３１は、オフセットＲＡＭ１５側に設定さ
れているものとする。
オ信号データｄi を外部ＲＡＭ１２のアドレス７番地に
書き込み、３×ΔＴの遅延時間を与えた後読み出す場合
を例に採り、その処理動作を説明する。なお、図２中の
切り換え回路３１は、オフセットＲＡＭ１５側に設定さ
れているものとする。
【００３０】先ず、オーディオ信号データｄi の書き込
み処理が行われる。すなわち、シーケンスコントローラ
１８の制御の下に、オフセットＲＡＭ１５からオフセッ
ト値０のオフセットデータが読み出され、このオフセッ
ト値０が切り換え回路３１を介してレジスタ３２にセッ
トされる。加算器３４は、このオフセット値０とデクリ
メントカウンタ３３のカウント値とを加算し、アクセス
回路３５へ送る。この場合、加算器３４から出力される
加算値は図４（Ｂ）に示すように変わっていく。
み処理が行われる。すなわち、シーケンスコントローラ
１８の制御の下に、オフセットＲＡＭ１５からオフセッ
ト値０のオフセットデータが読み出され、このオフセッ
ト値０が切り換え回路３１を介してレジスタ３２にセッ
トされる。加算器３４は、このオフセット値０とデクリ
メントカウンタ３３のカウント値とを加算し、アクセス
回路３５へ送る。この場合、加算器３４から出力される
加算値は図４（Ｂ）に示すように変わっていく。
【００３１】加算器３４の加算値が７となると、アクセ
ス回路３５はこの加算値に従って外部ＲＡＭ１２のアド
レス７番地を選択する。これと同時に、信号データＲＡ
Ｍ５から目的のオーディオ信号データｄi が読み出さ
れ、データバス４，インターフェース１３を介して外部
ＲＡＭ１２へ転送される。そして、図３に示すように、
前記アクセス回路３５で選択されている外部ＲＡＭ１２
のアドレス７番地に格納される。
ス回路３５はこの加算値に従って外部ＲＡＭ１２のアド
レス７番地を選択する。これと同時に、信号データＲＡ
Ｍ５から目的のオーディオ信号データｄi が読み出さ
れ、データバス４，インターフェース１３を介して外部
ＲＡＭ１２へ転送される。そして、図３に示すように、
前記アクセス回路３５で選択されている外部ＲＡＭ１２
のアドレス７番地に格納される。
【００３２】次いで、オーディオ信号データｄi の読み
出し処理が行われる。シーケンスコントローラ１８の制
御の下に、オフセットＲＡＭ１５からオフセット値３が
読み出され、このオフセット値３が切り換え回路３１を
介してレジスタ３２にセットされる。加算器３４は、こ
のオフセット値３とデクリメントカウンタ３３のカウン
ト値とを加算し、アクセス回路３５へ送る。この場合、
加算器３４から出力される加算値は図４（Ｃ）に示すよ
うに変わっていく。
出し処理が行われる。シーケンスコントローラ１８の制
御の下に、オフセットＲＡＭ１５からオフセット値３が
読み出され、このオフセット値３が切り換え回路３１を
介してレジスタ３２にセットされる。加算器３４は、こ
のオフセット値３とデクリメントカウンタ３３のカウン
ト値とを加算し、アクセス回路３５へ送る。この場合、
加算器３４から出力される加算値は図４（Ｃ）に示すよ
うに変わっていく。
【００３３】加算器３４の加算値が７となると、アクセ
ス回路３５はこの加算値に従って外部ＲＡＭ１２のアド
レス７番地を選択し、アドレス７番地に格納されいるオ
ーディオ信号データｄi を読み出す。そして、インター
フェース１３，データバス４を介して信号データＲＡＭ
５へ転送して格納する。したがって、この一連の書き込
み読み出し処理の結果、書き込まれたオーディオ信号デ
ータｄi と読み出されたｄi との間には、図４（Ｃ）に
示すようにオフセット値３に相当する３×ΔＴの遅延時
間が与えられる。
ス回路３５はこの加算値に従って外部ＲＡＭ１２のアド
レス７番地を選択し、アドレス７番地に格納されいるオ
ーディオ信号データｄi を読み出す。そして、インター
フェース１３，データバス４を介して信号データＲＡＭ
５へ転送して格納する。したがって、この一連の書き込
み読み出し処理の結果、書き込まれたオーディオ信号デ
ータｄi と読み出されたｄi との間には、図４（Ｃ）に
示すようにオフセット値３に相当する３×ΔＴの遅延時
間が与えられる。
【００３４】前記のようにして、オフセットＲＡＭ１５
に格納されているオフセットデータを用いることによ
り、オーディオ信号データに種々の遅延時間を与えるこ
とができる。しかし、オフセットＲＡＭ１５に格納され
ているオフセットデータは、処理開始時にマイクロコン
ピュータ２４から転送されたものであり、そのオフセッ
トデータの数とその値は予め決まっており、固定的であ
る。しかも、プログラム実行中にはオフセットデータを
入れ替えることは困難である。したがって、オフセット
ＲＡＭだけでは、遅延時間を自由に設定することは不可
能である。
に格納されているオフセットデータを用いることによ
り、オーディオ信号データに種々の遅延時間を与えるこ
とができる。しかし、オフセットＲＡＭ１５に格納され
ているオフセットデータは、処理開始時にマイクロコン
ピュータ２４から転送されたものであり、そのオフセッ
トデータの数とその値は予め決まっており、固定的であ
る。しかも、プログラム実行中にはオフセットデータを
入れ替えることは困難である。したがって、オフセット
ＲＡＭだけでは、遅延時間を自由に設定することは不可
能である。
【００３５】そこで、本発明では、データバス４と外部
メモリ制御回路１４との間をオフセットデータライン１
７で接続するとともに、切り換え回路３１によっでオフ
セットＲＡＭ１５側とデータバス４側とを自由に切り換
え選択できるように構成している。このように構成する
ことにより、演算処理の途中においてデータバス４を介
して演算部から任意のオフセットデータを送ることがで
き、任意の遅延時間を与えることができるようになる。
メモリ制御回路１４との間をオフセットデータライン１
７で接続するとともに、切り換え回路３１によっでオフ
セットＲＡＭ１５側とデータバス４側とを自由に切り換
え選択できるように構成している。このように構成する
ことにより、演算処理の途中においてデータバス４を介
して演算部から任意のオフセットデータを送ることがで
き、任意の遅延時間を与えることができるようになる。
【００３６】
【発明の効果】以上述べたところから明らかなように、
本発明のＤＳＰによるときは、外部メモリ制御回路と演
算部のデータバス間を直接接続するとともに、外部メモ
リ制御回路内には前記オフセットメモリと前記データバ
スのいずれかを選択する切り換え手段を設けたので、Ｄ
ＳＰの演算部からデータバスを通じて直接外部メモリ制
御回路へオフセットデータを与えることができ、オーデ
ィオ信号などの信号データの遅延時間を自由に設定する
ことができる。
本発明のＤＳＰによるときは、外部メモリ制御回路と演
算部のデータバス間を直接接続するとともに、外部メモ
リ制御回路内には前記オフセットメモリと前記データバ
スのいずれかを選択する切り換え手段を設けたので、Ｄ
ＳＰの演算部からデータバスを通じて直接外部メモリ制
御回路へオフセットデータを与えることができ、オーデ
ィオ信号などの信号データの遅延時間を自由に設定する
ことができる。
【図１】本発明になるＤＳＰの１実施例のブロック図で
ある。
ある。
【図２】前記実施例における外部メモリ制御回路の具体
例を示す図である。
例を示す図である。
【図３】外部ＲＡＭの例を示す図である。
【図４】遅延時間付与の動作説明図である。
２ ディジタル信号プロセッサ（ＤＳＰ） ４ データバス １２ 外部ＲＡＭ １４ 外部メモリ制御回路 １５ オフセットＲＡＭ １６ オフセットデータライン １７ オフセットデータライン ２４ マイクロコンピュータ ３１ 切り換え回路
Claims (1)
- 【請求項１】 信号データメモリと、外部メモリと、遅
延時間を設定するオフセットデータ格納用のオフセット
メモリと、外部メモリへのアクセス制御を行なう外部メ
モリ制御回路とを備え、前記信号データメモリから外部
メモリへ信号データを書き込んだ後、前記オフセットメ
モリから与えられるオフセット値で与えられる所定の遅
延時間の経過の後に前記外部メモリから信号データを読
み出すようにしたディジタル信号プロセッサにおいて、 前記外部メモリ制御回路と演算部のデータバス間を直接
接続するとともに、外部メモリ制御回路内には前記オフ
セットメモリと前記データバスのいずれかを選択する切
り換え手段を設けたことを特徴とするディジタル信号プ
ロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33526291A JPH05165873A (ja) | 1991-12-18 | 1991-12-18 | ディジタル信号プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33526291A JPH05165873A (ja) | 1991-12-18 | 1991-12-18 | ディジタル信号プロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05165873A true JPH05165873A (ja) | 1993-07-02 |
Family
ID=18286559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33526291A Pending JPH05165873A (ja) | 1991-12-18 | 1991-12-18 | ディジタル信号プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05165873A (ja) |
-
1991
- 1991-12-18 JP JP33526291A patent/JPH05165873A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021008 |