JP3083527B2

JP3083527B2 - オーディオ信号データ処理装置

Info

Publication number: JP3083527B2
Application number: JP01163323A
Authority: JP
Inventors: 真木夫山来; 博幸石原; 幸夫松本
Original assignee: Pioneer Corp
Current assignee: Pioneer Corp
Priority date: 1989-06-26
Filing date: 1989-06-26
Publication date: 2000-09-04
Anticipated expiration: 2015-09-04
Also published as: JPH0328895A

Description

【発明の詳細な説明】技術分野本発明はオーディオ信号データ等の信号データを処理
するデータ処理装置に関する。

背景技術家庭や車内においてコンサートホールや劇場における
音響空間、例えば、残響音や臨場感を作り出すために音
場制御をなすことができるオーディオ信号データ処理装
置が公知であり、例えば、特開昭64−72615号公報に示
されている。このようなオーディオ信号データ処理装置
は、チューナ等のオーディオ信号源から出力されたオー
ディオ信号をディジタル処理することにより音場制御を
施すDSP（ディジタル信号処理プロセッサ）が設けられ
ている。DSPは四則演算等の演算処理を行なう演算手
段、該演算手段に供給するオーディオ信号データを記憶
するデータメモリを備えている。また、そのデータメモ
リに記憶された信号データを遅延させて信号遅延データ
を作成するための遅延用メモリを外付けできるようにし
てある。DSP内では予め定められたプログラムに従って
各メモリ間及びメモリから演算手段へ信号データを転送
して信号データの演算処理を高速で繰り返し行なうこと
ができるように構成されている。かかるプログラムはDS
P内のRAM等の書き換え可能なメモリに書き込まれてお
り、操作により音場モードが切り換えられる毎にDSP外
のマイクロコンピュータによりプログラムが変更され
る。すなわちプログラムを変更することによりあらゆる
音響空間を作り出せるのである。

従来のDSPにおいては、遅延用メモリの書き込み及び
読み出しアドレスを制御する回路が第７図に示すように
構成されていた。第７図に示された制御回路は遅延用メ
モリとして64K×４ビットのダイナミックRAMを２個用い
て24ビットの信号データの遅延を行なうためのものであ
る。この制御回路において、遅延時間データRAM61は遅
延時間データを記憶している。遅延時間データは個々の
アクセス（リード／ライト）毎に用意されるデータであ
り、リード用の遅延時間データとライト用の遅延時間デ
ータとの差が遅延時間を表わす。遅延時間データRAM61
にはレジスタ62が接続され、RAM61から読み出した遅延
時間データが保持される。一方、リング長データ、すな
わち最大遅延時間を示すデータを保持した書き換え可能
なレジスタ63が設けられている。なお、遅延時間データ
及びリング長データは各々14ビットのデータである。レ
ジスタ62,63の各データは減算器64に供給される。リン
グ長データと遅延時間データとは減算器64においてモジ
ュロ減算される。その減算結果が遅延用RAMアクセス時
のベースアドレスデータとなる。

なお、モジュロ減算は遅延時間データ＝０ならば、ベ
ースアドレスデータ＝リング長データとし、遅延時間デ
ータ≠０ならば、ベースアドレスデータ＝遅延時間デー
タ−１とする。

モジュロ減算の結果は遅延時間データRAM61に転送さ
れ、次のサンプリング周期における遅延時間データとな
る。すなわち、遅延時間データはサンプリング周期毎に
ディクリメントしながらリング長データの範囲内でリン
グカウントされて変化するのである。

減算器64から出力データが供給される遅延メモリアク
セス回路65においては遅延用メモリ（図示せず）をいわ
ゆるページモードでアクセスしている。ここで、減算器
64からの出力データの上位６ビットを［BAH］、下位８
ビットを［BAL］とする。遅延メモリアクセス回路65は
このデータの上位に２ビット00を加えて00［BAH］［BA
L］としてこれをベースアドレスデータとする。第８図
に示すように遅延メモリアクセス回路65における▲
▼（ローアドレスストローブ）信号の立ち下がり時に
［BAL］がローアドレスとして遅延用メモリのアドレス
端子に供給される。また１サンプリング周期内における
１回目の▲▼（カラムアドレスストローブ）信号
の立ち下がり時に00［BAH］がカラムアドレスとして遅
延用メモリのアドレス端子に供給される。２回目の▲
▼信号の立ち下がり時には01［BAH］が、３回目の
▲▼信号の立ち下がり時には10［BAH］が供給さ
れる。すなわちカラムアドレスの上位２ビットがカウン
トアップされる。このようにして２個の64K×４ビット
のダイナミックRAMからなる遅延用メモリにおいて24ビ
ットの信号データの遅延を行なっている。

しかしながら、この従来のDSPにおいてはアクセス数
が３回でありカラムアドレスの上位２ビットが11になる
ことがないので、遅延用メモリの容量の1/4が全く使用
されないことになり、最大遅延時間の減少を招くという
問題点があった。

また、一般的な64K×４ビットのダイナミックRAMのリ
フレッシュサイクルは4msであり、この期間内に256のロ
ーアドレス全てをアクセスしないと、記憶内容が保証さ
れない。しかしながら、24ビットの信号データをアクセ
スする際のローアドレス数は１であるので、従来のDSP
を32KHzのサンプリング周期で動作させた場合4ms当り１
個のリード／ライトによりアクセスできるローアドレス
数は4ms÷（1/32KHz）＝128となる。よって、256の半分
のローアドレス数しかアクセスできないという問題点も
あった。

実際には各サンプリング周期にはいくつかのリード／
ライトアクセスがあるので、遅延時間データに条件を付
ければリフレッシュは行なわれるが、実現できる遅延時
間に制約が伴うことになり使い勝手が悪くなる。

発明の概要そこで、本発明の目的は、遅延用メモリの容量を無駄
なく使用して長い遅延時間を確保できると共に遅延用メ
モリに対するリフレッシュを十分に行なうことができる
オーディオ信号データ処理装置を提供することである。

本発明によるオーディオ信号データ処理装置は、オー
ディオ信号データを順次供給する入力手段と、オーディ
オ信号データをデータメモリへ書き込みかつ読み出すデ
ータメモリ制御手段と、データメモリからオーディオ信
号データを順次読み出して遅延用メモリの書き込みアド
レスで指定される位置に記憶せしめる一方オーディオ信
号データを遅延用メモリの読み出しアドレスで指定され
る位置から順次読み出してデータメモリに書き込む遅延
メモリ制御手段と、データメモリに書き込まれたオーデ
ィオ信号データに所定係数データを乗算する演算手段
と、演算結果に応じたオーディオ信号データを出力する
出力手段とからなり、遅延メモリ制御手段が、アドレス
データのビット数内においてサンプリング周期毎に計数
するリング計数手段と、書き込み及び読み出し用の遅延
時間データを指定する手段と、遅延時間データとリング
計数手段の計数データとを加算する加算手段と、遅延用
メモリに対する１ワードデータのアクセスに必要なアク
セス回数データを加算手段の出力データに乗算してその
乗算結果をベースアドレスデータとする乗算手段と、ベ
ースアドレスデータに応じて書き込み又は読み出しアド
レスを設定する設定手段とを有することを特徴としてい
る。

実施例以下、本発明の実施例を図面を参照しつつ詳細に説明
する。

第１図に示した本発明の一実施例たるオーディオ信号
データ処理装置においては、アナログオーディオ信号が
A/D変換器１を介してDSP2内の入出力インターフェース
３に供給される。入出力インターフェース３には第１デ
ータバス４が接続されている。第１データバス４にはオ
ーディオ信号データを記憶するデータメモリとして２つ
の信号データRAM5,6が接続されている。また、データバ
ス４にはバッファメモリ７が接続されており、バッファ
メモリ７の出力は乗算器８の一方の入力に接続されてい
る。乗算器８の他方の入力には係数データを保持するた
めのバッファメモリ９が接続され、バッファメモリ９に
は更に複数の係数データを記憶する係数データRAM10が
接続されている。ALU（演算器）11は乗算器８の計算出
力の累算等の演算をするために設けられており、一方の
入力に乗算器８の計算出力が供給される。他方の入力に
はALU11の計算出力を保持するアキュームレータ12の出
力が供給される。またアキュームレータ12の出力はデー
タバス４に接続されている。

信号データRAM5にはメモリ制御回路31が接続されてい
る。メモリ制御回路31はRAM5の指定アドレスへのデータ
書き込み及び指定アドレスからデータの読み出しを制御
する制御信号を発生する。信号データRAM6にはメモリ制
御回路31と同様のメモリ制御回路32が切替回路33を介し
て接続されている。切替回路33はメモリ制御回路31から
の制御信号によってRAM6の指定アドレスへのデータ書き
込み及び指定アドレスからデータの読み出しが行なわれ
るように切り替える。また、RAM10にはメモリ制御回路3
1と同様のメモリ制御回路34が接続されている。

信号データRAM6は第１データバス４とは別の第２デー
タバス14にも接続されている。具体的には第２図に示す
ようにRAM6と第１データバス４との間には３ステートバ
ッファ39a,39bが設けられ、また、RAM6と第２データバ
ス14との間には３ステートバッファ40a,40bが設けられ
ている。バッファ39a,39b,40a,40bは後述のシーケンス
コントローラ18からの命令信号に応じて個別にオンオフ
する。すなわち、第１データバス４からの信号データを
RAM6に書き込む場合にはバッファ39aがオンとなり、RAM
6から第１データバス４に信号データを読み出す場合に
はバッファ39bがオンとなる。同様に第２データバス14
からの信号データをRAM6に書き込む場合にはバッファ40
aがオンとなり、RAM6から第２データバス14に信号デー
タを読み出す場合にはバッファ40bがオンとなる。この
ように命令信号に応じてオンとなる３ステートバッファ
は39a,39b,40a,40bのうちの常にいずれか１である。

データバス14には外部RAM15とのデータ転送用のイン
ターフェース16が接続されている。外部RAM15はオーデ
ィオ信号データの遅延信号データを作成するために設け
られた遅延用メモリであり、記憶容量が大なるほど遅延
時間の長い信号データを作成することができる。RAM15
の書き込み及び読み出しアドレスを指定するためにメモ
リ制御回路35が設けられ、メモリ制御回路35には遅延時
間データRAM17が接続されている。メモリ制御回路35は
後述のアドレス指定回路41とアクセス回路42とから構成
される。RAM17における遅延時間データの書き込み及び
読み出しはメモリ制御回路38によって制御される。

インターフェース3,16、乗算器８、バッファメモリ7,
9、ALU11、アキュームレータ12、メモリ制御回路31,32,
34,35,38及び切替回路33の動作はシーケンスコントロー
ラ18によって制御される。シーケンスコントローラ18に
はプログラムRAM19が接続されており、プログラムRAM19
に書き込まれたプログラムに従って動作する。プログラ
ムRAM19にはプログラムカウンタ20が接続され、プログ
ラムカウンタ20の計数値が加算される毎にその新たな計
数値に対応するステップの命令コードがプログラムRAM1
9から読み出されてシーケンスコントローラ18に供給さ
れる。また、シーケンスコントローラ18には後述のマイ
クロコンピュータ24からの指令を複数保持するレジスタ
21が接続されている。

プログラムRAM19及びレジスタ21はメインバス22に各
々接続されている。メインバス22にはインターフェース
23を介してマイクロコンピュータ24が接続されている。
またメインバス22には転送バッファ26,27が接続されて
いる。転送バッファ26はマイクロコンピュータ24から供
給される係数データをRAM10に記憶させるために一時的
に保持する。転送バッファ27はマイクロコンピュータ24
から供給される遅延時間データをRAM17に記憶させるた
めに一時的に保持する。

マイクロコンピュータ24はマイクロプロセッサ、RA
M、ROM及びインターフェース（共に図示せず）から構成
されている。マイクロコンピュータ24にはキーボード25
が接続されている。キーボード25には音場特性の異なる
ホール１、ホール２……の如く音場モードを指定する複
数のモードキーやグラフィックイコライザ調整の周波数
帯域設定キー、レベル調整キー及びミュートキー（共に
図示せず）等の複数のキーが設けられている。マイクロ
コンピュータ24のROMにはマイクロコンピュータ24自身
が処理するDSP制御プログラムの他にシーケンスコント
ローラ18が処理する複数のシーケンス制御プログラム、
RAM10に供給する複数の係数データ群、RAM17に供給する
読み出しアドレス設定用の複数の遅延時間データ群が予
め書き込まれている。

DSP2内にはクロックジェネレータ28が設けられてお
り、クロックジェネレータ28からクロックパルスがシー
ケンスコントローラ18やプログラムカウンタ20に供給さ
れる。またクロックジェネレータ28から発生されるクロ
ックパルスはA/D変換器１のサンプリングのタイミング
信号として供給される。

また、インターフェース３から出力されるオーディオ
信号データはミュートスイッチ回路30に供給される。ミ
ュートスイッチ回路30のオン時にはオーディオ信号デー
タは更にディジタルフィルタ36を介してD/A変換器37に
供給される。ミュートスイッチ回路30のオンオフはシー
ケンスコントローラ18から出力される命令信号によって
制御されるようになっている。

かかる構成において、上記した３ステートバッファ39
a〜40b及びミュートスイッチ回路30のオンオフの命令信
号の他に、シーケンスコントローラ18は転送バッファ26
に保持された係数データ群をRAM10に転送する命令信
号、転送バッファ27に保持されたアドレスデータ群をRA
M17に転送する命令信号、インターフェース３からのオ
ーディオ信号データの信号データRAM5,6の指定アドレス
への転送命令信号、信号データRAM5,6の指定アドレスか
ら信号データを読み出してバッファメモリ７へ転送する
命令信号、RAM10の指定アドレスから係数データを読み
出してバッファメモリ９へ転送する命令信号、ALU11の
各種演算動作命令信号、アキュームレータ12に保持され
た信号データの信号データRAM5,6の指定アドレス又はバ
ッファメモリ７への転送命令信号、信号データRAM6の指
定アドレスから外部RAM15の書き込み指定アドレスへの
転送命令信号、外部RAM15の遅延指定アドレスから信号
データRAM6の指定アドレスへの転送命令信号、RAM5,6及
び外部RAM15を初期化するためのリセット命令信号等の
命令信号を発生する。これらの命令信号はマイクロコン
ピュータ24からの指令又はプログラムRAM19に記憶され
たプログラムに従って適切なタイミングで発生される。
なお、マイクロコンピュータ24からの指令は指令レジス
タ21に保持されるので、シーケンスコントローラ18はプ
ログラムに従った動作中に指令レジスタ21の内容を監視
して割り込み動作によりマイクロコンピュータ24からの
指令に対する命令信号の発生を行なう。指令レジスタ21
に保持された指令はそれに対応する命令信号が発生され
ると例えば、シーケンスコントローラ18によってキャン
セルされる。

キーボード25のいずれかのモードキーが操作される
と、マイクロコンピュータ24は第３図に示すように現在
の音場モードと異なる音場モードを指定するモードキー
の操作か否かを判別する（ステップ41）。現在の音場モ
ードと異なる音場モードの指定の場合には直ちにミュー
トスイッチ回路30をオフにせしめてミュート状態とする
ためにミュート指令をシーケンスコントローラ18に対し
て発生し（ステップ42）、操作されたキーに対応するシ
ーケンス制御プログラム、係数データ群α₁,α_２……α
_ｎ及び遅延時間データ群t₁,t₂……t_nをROMから読み出し
て転送する（ステップ43〜45）。シーケンス制御プログ
ラムはインターフェース23、そしてメインバス22を介し
てRAM19に転送されて図示しないメモリ書き込み制御回
路によって書き込まれる。係数データ群はインターフェ
ース23、そしてメインバス22を介して転送バッファ26に
転送される。遅延時間データ群はインターフェース23、
そしてメインバス22を介して転送バッファ27に転送され
る。このように係数データ及び遅延時間データを転送バ
ッファ26、27に転送すると、マイクロコンピュータ24は
シーケンスコントローラ18に対してデータ切替指令を発
生し（ステップ46）、更に初期化指令を発生する（ステ
ップ47）。シーケンスコントローラ18はデータ切替指令
に応じてメモリ制御回路34,38に対して所定の命令信号
を発生して転送バッファ26に転送された係数データ群を
RAM10の所定域に書き込ませ、また転送バッファ27に転
送された遅延時間データ群をRAM17の所定域に書き込ま
せる。また、シーケンスコントローラ18は初期化指令に
応じて上記したリセット命令信号をメモリ制御回路31,3
2,35に対して発生するので、メモリ制御回路31,32,35に
よって信号データRAM5,6及び外部RAM15の全ての記憶域
に“0"が書き込まれる。

ステップ47の実行後、ミュートスイッチ回路30をオン
にせしめてミュート状態を解除するためのミュート解除
指令をシーケンスコントローラ18に対して発生する（ス
テップ48）。すなわち、ミュートスイッチ回路30は現在
の音場モードを他の音場モードに切替えるためにRAM10,
17及び19内のデータやプログラムを変更する期間だけオ
フとなるのである。これはデータやプログラムの変更に
より生ずる雑音信号が出力されることを防止するためで
ある。

なお、マイクロコンピュータ24が初期化指令を発生し
ないで、データ切替指令に応じてシーケンスコントロー
ラ18がRAM10,17へのデータ転送の命令信号を発生した
後、それに続けてリセット命令信号を発生するようにし
ても良い。

次に、DSP2内における信号データ処理動作について説
明する。A/D変換器１に入力されるオーディオ信号はク
ロックジェネレータ28からのクロックパルスに同期した
サンプリング周期毎にディジタルオーディオ信号データ
群d₁,d₂……d_nに変換され、そのオーディオ信号データ
群はインターフェース３を介して第１データバス４に供
給される。データバス４に供給された信号データ群はRA
M5又は６に供給されて記憶される。

RAM6に書き込まれた信号データはデータバス14によっ
てインターフェース16内の出力レジスタ（図示せず）に
順次転送され、更にその出力レジスタから外部RAM15の
書き込みアドレスで指定され記憶位置に書き込まれる。
この書き込みアドレスはメモリ制御回路35によって制御
され外部RAM15の記憶位置数に対応した数のアドレスを
所定の順番で転送信号データ毎に変化される。外部RAM1
5において読み出しアドレスで指定される記憶位置の信
号データが読み出されてインターフェース16内の入力レ
ジスタ（図示せず）に転送される。読み出し及び書き込
みアドレスは、RAM17に記憶された遅延時間データがメ
モリ制御回路38によって読み出されてメモリ制御回路35
に供給されるので、メモリ制御回路35において供給され
る遅延時間データに応じて設定される。すなわち、遅延
時間データにより１つの信号データのRAM15への書き込
みタイミングとその読み出しタイミングとの間が遅延時
間となるのである。インターフェース16内の入力レジス
タに転送保持された信号データはデータバス14によって
信号データRAM6に転送される。この外部RAM15との転送
動作により音場制御用の遅延オーディオ信号データが作
成されるのである。

一方、RAM10から読み出された係数データはバッファ
メモリ９に供給されて保持される。シーケンスコントロ
ーラ18によってタイミングが適切にとられることによ
り、バッファメモリ７にはRAM5,6又はアキュームレータ
12から信号データが転送され、乗算器８はバッファメモ
リ７に保持された信号データとバッファメモリ９に保持
された係数データとを乗算する。例えば、信号データ群
d₁,d₂……d_nと係数データ群α₁,α_２……α_ｎとを積和
演算する場合には、先ず、バッファメモリ７にd₁が保持
出力され、バッファメモリ９にα_１が保持出力され、乗
算器８においてα_１・d₁が演算され、このα_１・d₁にAL
U11において０を加算し、その演算結果がアキュームレ
ータ12において保持される。次いで、バッファメモリ７
にd₂が保持出力され、バッファメモリ９にα_２が保持出
力され、乗算器８においてα_２・d₂が演算されると、ア
キュームレータ12からα_１・d₁が出力されてALU11にお
いてα_１・d₁＋α_２・d₂が演算される。これを繰り返す
ことよりが算出される。

次に、外部RAM15を制御するメモリ制御回路35につい
て説明する。なお、外部RAM15は２個の64K×４ビットの
ダイナミックRAMからなり、この外部RAM15に１サンプリ
ング周期に１ワード当たり３回アクセスすることにより
24ビットのデータ信号の遅延を行なう。第４図に示すよ
うにメモリ制御回路35内のアドレス指定回路41において
は、遅延時間データRAM17から読み出された遅延時間デ
ータを保持するレジスタ43が設けられている。遅延時間
データは15ビットのデータである。また、ディクリメン
トカウンタ44が設けられ、ディクリメントカウンタ44は
サンプリング周期毎に減算し、ボロー（borrow）を無視
して16ビットのリングダウンカウントを行なう。このデ
ィクリメントカウンタ44はリング計数手段に対応する。
レジスタ43とディクリメントカウンタ44とには加算器45
が接続されている。加算器45には乗算器46が接続され、
乗算器46は加算器45の出力データを３倍する。乗算器46
の出力データはアクセス回路42に供給される。

すなわち、加算器45においてレジスタ43に保持された
遅延時間データとディクリメントカウンタ44のカウント
データとが加算され、更に乗算器46によって３倍され
る。これら、加算及び乗算の際の16ビットデータのMSB
（最上位ビット）からのキャリーは無視される。乗算器
46の出力データが外部RAM15のベースアドレスデータと
なる。ここで、ディクリメントカウンタ44のカウントデ
ータをDC、遅延時間データをOD、ベースアドレスデータ
をBAとすると、 BA＝（DC＋OD）×３ …（１）と表わすことができる。遅延時間データODはマイクロコ
ンピュータ24によって書き換えられない限り一定値であ
る。カウントデータDCはサンプリング周期毎に減算され
る。サンプリング周期ｎ及びサンプリング周期ｎ＋１に
おけるベースアドレスデータBA_n及びBA_n+1は、 BA_n＝（DC_n＋OD）×３ …（２） BA_n+1＝（DC_n+1＋OD）×３ …（３）の如く表わされる。また、 DC_n+1＝DC_n−１ …（４）であるので、式（３）は BA_n+1＝（DC_n−１＋OD）×３＝（DC_n＋OD）×３−３＝BA_n−３ …（５）と表わされる。よって、サンプリング周期毎にベースア
ドレスデータは３アドレス分だけ減少するのである。

アクセス回路42はいわゆるノーマルモードアクセスに
より外部RAM15についてデータの書き込み及び読み出し
を行なう。ノーマルモードアクセスにおいては、第５図
に示すようにデータの読み出し又は書き込みのためにア
クセスする毎に外部RAM15に対して▲▼信号を発
生し、それに若干遅れて▲▼信号を発生する。１
サンプリング周期における１回目のアクセスではベース
アドレスデータの下位８ビット［AL0］がローアドレス
として設定され、またベースアドレスデータの上位８ビ
ット［AH0］がカラムアドレスとして設定されて外部RAM
15のアドレス端子に各々供給される。２回目のアクセス
ではベースアドレスデータに１を加算し、その下位８ビ
ット［AL1］がローアドレスとして設定され、上位８ビ
ット［AH1］がカラムアドレスとして設定されて外部RAM
15のアドレス端子に各々供給される。同様に、３回目の
アクセスではベースアドレスデータに２を加算し、その
下位８ビット［AL2］がローアドレスとして設定され、
上位８ビット［AH2］がカラムアドレスとして設定され
て外部RAM15のアドレス端子に各々供給される。なお、
ベースアドレスデータの加算は16ビットデータと見なし
て行なうので下位８ビットから上位８ビットへの桁上が
りもあり、［AH0］〜［AH2］は同一値とは限らない。

かかるアドレス指定動作により第６図にサンプリング
周期毎の各指定アドレス値の変化を示す。この図から分
るように16ビットで指定可能なアドレス空間を全てアク
セスすることができる。これにより遅延時間はメモリ容
量によって定まる最大値までとることができる。

なお、アドレス空間は16ビットの場合、2¹⁶の空間で
あり、３アドレスずつのアクセスでは余りが出るが、上
記した加算及び乗算のアドレス演算の際にキャリー及び
ボローを無視してしまうと、余りは問題とならない。す
なわち、16ビットで指定できるアドレスが一巡すると１
サンプリング周期で少しずつずれた３アドレスをアクセ
スするだけである。

また、24ビットの信号データを１サンプリング周期に
３つのローアドレスのアクセスで読み出し又は書き込む
ので、32KHzのサンプリング周期において4ms当りにアク
セスできるローアドレス数は4ms÷（1/32KHz）×３＝38
4となる。よって、実際のローアドレス数の256より十分
に大きいので、外部RAM15は余裕をもってリフレッシュ
される。

発明の効果以上の如く、本発明のオーディオ信号データ処理装置
においては、アドレスデータのビット数内においてサン
プリング周期毎に計数するリング計数手段と、書き込み
及び読み出し用の遅延時間データを指定する手段とを備
え、指定された遅延時間データとリング計数手段の計数
データとを加算し、その加算値に遅延用メモリに対する
１サンプリング周期内の１ワード当たりの所定アクセス
回数データを乗算し、その乗算結果をベースアドレスデ
ータとし、ベースアドレスデータに応じて書き込み又は
読み出しアドレスを設定するようになっている。よっ
て、１サンプリング周期毎に遅延用メモリの連続するア
クセス回数のアドレスを順に指定し、全てのアドレスを
指定することができるので、長い遅延時間を確保するこ
とができる。また、１つの信号データに対しアクセス回
数だけの異なるローアドレスを指定するので従来より遅
延用メモリに対するリフレッシュを十分に行なうことが
できる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は第
１図の装置の一部分を具体的に示した回路図、第３図は
第１図の装置中のマイクロコンピュータの動作を示すフ
ロー図、第４図は第１図の装置中の外部RAMのメモリ制
御回路の構成を示すブロック図、第５図は第４図の回路
中のアクセス回路のアクセス動作を示す図、第６図は各
サンプリング周期毎の３アドレスを示す図、第７図は従
来の遅延用メモリの制御回路を示すブロック図、第８図
は第７図の回路中のアクセス回路のアクセス動作を示す
図である。主要部分の符号の説明２……DSP 4,14……データバス 5,6……信号データRAM 7,9……バッファメモリ８……乗算器 10……係数データRAM 11……ALU 12……アキュームレータ 17……遅延時間データRAM 18……シーケンスコントローラ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G10K 15/12 G06F 12/02 550 G06F 12/02 580 H03H 17/02 681

Claims

(57)【特許請求の範囲】

【請求項１】オーディオ信号データを順次供給する入力
手段と、オーディオ信号データをデータメモリへ書き込
みかつ読み出すデータメモリ制御手段と、前記データメ
モリからオーディオ信号データを順次読み出して遅延用
メモリの書き込みアドレスで指定される位置に記憶せし
める一方オーディオ信号データを前記遅延用メモリの読
み出しアドレスで指定される位置から順次読み出して前
記データメモリに書き込む遅延メモリ制御手段と、前記
データメモリに書き込まれたオーディオ信号データに所
定係数データを乗算する演算手段と、前記演算結果に応
じたオーディオ信号データを出力する出力手段とからな
るオーディオ信号データ処理手段であって、前記メモリ
制御手段は、アドレスデータのビット数内においてサン
プリング周期毎に計数するリング計数手段と、書き込み
及び読み出し用の遅延時間データを指定する手段と、前
記遅延時間データと前記リング計数手段の計数データと
を加算する加算手段と、前記遅延用メモりに対する１ワ
ードをアクセスするのに必要なアクセス回数データを前
記加算手段の出力データに乗算してその乗算結果をベー
スアドレスデータとする乗算手段と、前記ベースアドレ
スデータに応じて前記書き込み又は読み出しアドレスを
設定する設定手段とを有することを特徴とするオーディ
オ信号データ処理装置。
【請求項２】前記設定手段は前記ベースアドレスデータ
に前記所定アクセス回数データだけ１を加算する毎に得
られる値を１ワードアクセスにおける前記書き込み又は
読み出しアドレスとすることを特徴とする請求項１記載
のオーディオ信号データ処理装置。