JPH079280Y2 - スタック回路 - Google Patents

Description

【考案の詳細な説明】

【産業上の利用分野】

本考案は電子計算機の一時記憶装置として使用されるス
タック回路に係り、特にデータ入出力の高速化に関す
る。

【従来の技術】

スタック回路はJIS C6230-1981に規定されているように
情報処理に使用するもので、後入れ先出し記憶装置（LI
FO）とも呼ばれている。第５図は従来公知のスタック回
路の構成ブロック図である。図において、メモリ回路10
は一般的なもので、データ入出力端子DI/O、アドレス端
子Ａ、チップエネーブル端子▲▼、ライトエネーブ
ル端子▲▼を備えている。入力バッファ15はメモリ
回路10にデータを書込む際にオンされるもので、ライト
データエネーブル信号▲▼により制御される。信
号発生回路20は各種のタイミングを定める制御信号を発
生するもので、プッシュ信号▲▼、ポップ信号
▲▼及びクロック信号clockを入力し、メモリ回
路10にチップエネーブル信号▲▼及びライトエネー
ブル信号▲▼を出力し、そのほか書込みアドレスを
制御するライトアップ信号Wup、ライトダウン信号Wdow
n、読出しアドレスを制御するリードアップ信号Rup、リ
ードダウン信号Rdowm及び読出しアドレスセレクト信号R
SELを出力している。 書込みアドレスカウンタ30はスタック回路の書込むべき
アドレスを記憶したもので、ライトアップ信号Wupが入
力されると所定の刻み（例えば１バイト毎）でアドレス
を加算し、ライトダウン信号Wdownで入力されると当該
所定の刻みでアドレスを減算する。読出しアドレスカウ
ンタ40はスタック回路の読出すべきアドレスを記憶した
もので、リードアップ信号Rupが入力されると前記所定
の刻みでアドレスを加算し、リードダウン信号Rdownが
入力されると前記所定の刻みでアドレスを減算する。ア
ドレスセレクタ50は、読出し動作か書込み動作かを指示
するアドレスセレクト信号RSELに従い、書込みアドレス
カウンタ30若しくは読出しアドレスカウンタ40の指定す
る内容を、メモリ回路10のアドレス信号として送ってい
る。 第６図はメモリ回路10のデータとアドレスとの説明図で
ある。書込みアドレスカウンタ30の内容はラストデータ
のアドレスｎに１加算したアドレス（ｎ＋１）であり、
読出しアドレスカウンタ40の内容はラストデータのアド
レスｎである。ここでラストデータとは、前回が書込み
動作であれば前回書込んだアドレスをいい、前回が読出
し動作であれば前回読出したアドレスの一つ前をいう。 このように構成された装置の動作を次に説明する。プッ
シュ動作にあってはメモリ回路10に新しいデータが入力
される。すると、前回アクセスしたラストアドレスに続
くアドレスに書込み動作をすると共に、ライトアップ信
号Wup及びリードアップ信号Rupによって書込みアドレス
カウンタ30及び読出しアドレスカウンタ40の内容を更新
して、ラストアドレスとしている。 同様に、ポップ動作にあってはメモリ回路10から最後に
入ったデータを読出す。即ち、ラストデータの内容を読
出し動作すると共に、ライトリダウン信号Wdoun及びリ
ードダウン信号Rdownによって書込みアドレスカウンタ3
0及び読出しアドレスカウンタ40の内容を更新して、ラ
ストアドレスとしている。

【考案が解決しようとする課題】

しかし従来装置では、スタックの読出し時間がスタック
のアクセス時間に相当しており、読出しに時間が掛ると
いう課題があった。特にμプログラミングと呼ばれる手
法で回路設計をする場合、１サイクル内で当該サイクル
における全処理を完了させることが動作を高速化する上
で望まれていた。 本考案はこのような課題を解決したもので、スタックの
読出し時間を少なくしたスタック回路を提供することを
目的とする。

【課題を解決するための手段】

このような目的を達成する本考案は、メモリ回路と、こ
のメモリ回路に対する書込み動作におけるアドレスを記
憶する書込みアドレスカウンタと、当該メモリ回路に対
する読出し動作におけるアドレスを記憶する読出しアド
レスカウンタと、前記書込みアドレスカウンタと読出し
アドレスカウンタのアドレス信号を切替えて前記メモリ
回路に送るアドレスセレクタと、プッシュ信号若しくは
ポップ信号を入力して後入れ先出し記憶による制御信号
を送る信号発生回路とよりなるスタック回路において、
次の構成としたものである。 即ち、前記メモリ回路のデータ出力端に設けられた出力
レジスタ60と、制御手段70を有している。この制御手段
は、信号発生回路にプッシュ信号が入力されたときは、
メモリ回路の書込みアドレスカウンタに示されたアドレ
スに入力されたデータを書き込むと共に、出力レジスタ
にも当該データを書き込む制御信号を当該出力レジスタ
に送る。また、信号発生回路にポップ信号が入力された
ときは、出力レジスタの内容を直ちに出力データとして
送出すると共に、メモリ回路の読出しアドレスカウンタ
に示されたアドレスに入力されたデータを読出し、当該
ポップサイクルの終了間際にこの読出されたデータを出
力レジスタに書き込む制御信号を当該出力レジスタに送
る。そして、書込みアドレスカウンタの内容をラストデ
ータの一つの後のアドレスとし、前記読出しアドレスカ
ウンタの内容をラストデータの一つ前のアドレスとした
ことを特徴としている。

【作用】

本考案の各構成要素はつぎの作用をする。ポップ信号に
対しては出力レジスタによって早期にデータが確定する
ので、データを受取る側の対処が容易になる。ポップサ
イクルの終了近傍で制御手段により出力レジスタの内容
が更新されるので、ポップサイクルは一サイクルで終了
する。メモリ回路の出力段に出力レジスタを設けたの
で、書込みアドレスカウンタと読出しアドレスカウンタ
の内容を２刻み分ずらせて調整している。

【実施例】

以下図面を用いて、本考案を説明する。 第１図は、本考案の一実施例を示す構成ブロック図であ
る。尚第１図において、前記第５図と同一作用をするも
のには同一符号をつけ説明を省略する。図において、出
力レジスタ60はメモリ回路10のデータ出力端に接続され
たもので、例えばTTLの形番で374のような出力エネーブ
ル端子▲▼を有するものを使用するとよく、ここで
は１ワード分の容量になっている。信号発生回路70は第
５図の信号発生回路20の機能に出力レジスタ60を制御す
る機能を付加したもので、基本的には同一のオンオフタ
イミングの信号を使用する。信号発生回路70の出力レジ
スタ60を制御する信号は、セット信号Setと出力エネー
ブル信号▲▼である。 第２図はメモリ回路10のデータとアドレスとの説明図で
ある。書込みアドレスカウンタ30の内容はラストデータ
のアドレスｎに１加算したアドレス（ｎ＋１）であり、
読出しアドレスカウンタ40の内容はラストデータのアド
レスに１減算したアドレス（ｎ−１）になっている。こ
の様に両アドレスカウンタ30,40の差が２になったの
は、出力レジスタ60の出力において従来と同一の動作を
させる必要があるからである。 このように構成された装置の動作を場合を別けて説明す
る。 （１）プッシュ動作 第３図はプッシュ動作を説明する波形図で、（Ａ）はプ
ッシュ信号▲▼、（Ｂ）はチップエネーブル信
号▲▼、（Ｃ）はライトエネーブル信号▲▼、
（Ｄ）はアドレスセレクト信号RESL、（Ｅ）はライトデ
ータエネーブル信号▲▼、（Ｆ）はセット信号Se
t、（Ｇ）はライトアップ信号Wup、（Ｈ）はリードアッ
プ信号Rupを示している。 プッシュ信号▲▼がＨからＬに変化すると、メ
モリ回路10の動作を許容するためチップエネーブル信号
▲▼及びライトエネーブル信号▲▼がＨからＬ
に変化すると共に、書込み動作をするのでアドレスセレ
クト信号RSELはＬのままで書込みアドレスカウンタ30を
選択し、ライトデータエネーブル信号▲▼をＬと
して入力バッファ15の動作を許容する。 セット信号Setはプッシュ信号▲▼と同期して
ＨからＬに変化し、その後ＬからＨに立上がる時点で出
力レジスタ60の内容を確定する。これと同じく、Ｌから
Ｈに立上がる時点でライトアップ信号Wup及びリードア
ップ信号Rupによって書込みアドレスカウンタ30および
読出しアドレスカウンタ40の内容が更新される。 この様にして、入力バッファ15の内容が書込みアドレス
カウンタ30に示されたアドレスに書込まれると共に、出
力レジスタ60にもセット信号Setの立上りで書込まれ
る。 （２）ポップ動作 第４図はポップ動作を説明する波形図で、（Ｉ）はポッ
プ信号▲▼、（Ｊ）は出力エネーブル信号▲
▼、（Ｋ）はライトダウン信号Wdown、（Ｌ）はリード
ダウン信号Rdown、（Ｍ）はメモリ回路10で読出された
データの状態を示している。 ポップ信号▲▼がＨからＬに変化すると、メモリ
回路10の動作を許容するためチップエネーブル信号▲
▼がＨからＬに変化すると共に、読出し動作をするの
でライトエネーブル信号▲▼はＨのままで、アドレ
スセレクト信号RESLはＬからＨに変化して読出しアドレ
スカウンタ40を選択する。ポップサイクルにおけるデー
タ早期確定のため、出力エネーブル信号▲▼がＨか
らＬに変化して出力レジスタよりデータを出力し、併せ
てライトデータエネーブル信号▲▼をＬからＨに
して入力バッファ15の動作を禁止する。 セット信号Setはポップ信号▲▼と同期してＨか
らＬに変化し、その後ＬからＨに立上がる時点で出力レ
ジスタ60の内容を確定する。これと同じく、ＬからＨに
立上がる時点でライトダウン信号Wdown及びリードダウ
ン信号Rdownによって書込みアドレスカウンタ30及び読
出しアドレスカウンタ40の内容が更新される。 この様にして、ポップ信号が信号発生回路70に入力され
たときは、出力エネーブル信号▲▼によって直ちに
出力レジスタ60の内容がデータとして出力される。読出
しアドレスカウンタ40に示されたアドレスのデータの読
出しが同時になされるが、第４図（Ｍ）に示すごとく出
力データが確定するのはポップサイクルの終了近傍であ
る（例えば、ポップサイクルを100nsecとするとメモリ
回路10には読出し時間50〜70nsec程度のSRAMを使用する
からである）。そこでポップサイクルの終了に対応する
セット信号Setの立上がりで、この読出されたデータを
出力レジスタ60に書込む（メモリ回路10のデータの出力
チップエネーブル信号▲▼の立上げによって直ちに
消滅するものではなく、信号が残留しているのでセット
信号Setの立上げの際に書込めばデータは確定した状態
にある）。

【考案の効果】

以上説明したように、本考案によれば以下のような実用
上の効果がある。 スタックの読出しを出力レジスタ60を用いて行うの
で、直ちに読出しができる。 この様な装置をマイクロプログラム方式のプロセッサ
のシーケンサ部分に使用する場合には、ポップサイクル
の早い時点でスタック出力が確定しタイミング設計など
が容易にできる。

【図面の簡単な説明】

第１図は本考案の一実施例を示す構成ブロック図、第２
図は第１図のメモリ回路10のデータとアドレスとの説明
図、第３図はプッシュ動作を説明する波形図、第４図は
ポップ動作を説明する波形図、第５図は従来装置の構成
ブロック図、第６図は第５図のメモリ回路10のデータと
アドレスとの説明図である。 10……メモリ回路、20,70……信号発生回路、30……書
込みアドレスカウンタ、40……読出しアドレスカウン
タ、50……アドレスセレクタ、60……出力レジスタ。

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】メモリ回路（10）と、 このメモリ回路に対する書込み動作におけるアドレスを
   記憶する書込みアドレスカウンタ（30）と、 当該メモリ回路に対する読出し動作におけるアドレスを
   記憶する読出しアドレスカウンタ（40）と、 前記書込みアドレスカウンタと読出しアドレスカウンタ
   のアドレス信号を切替えて前記メモリ回路に送るアドレ
   スセレクタ（50）と、 プッシュ信号若しくはポップ信号を入力して後入れ先出
   し記憶による制御信号を送る信号発生回路（70）とを有
   するスタック回路において、 前記メモリ回路のデータ出力端に設けられた出力レジス
   タ（60）と、 前記信号発生回路にプッシュ信号が入力されたときは、
   メモリ回路の書込みアドレスカウンタに示されたアドレ
   スに入力されたデータを書き込むと共に、出力レジスタ
   にも当該データを書き込む制御信号を当該出力レジスタ
   に送り、前記信号発生回路にポップ信号が入力されたと
   きは、出力レジスタの内容を直ちに出力データとして送
   出すると共に、メモリ回路の読出しアドレスカウンタに
   示されたアドレスに入力されたデータを読出し、当該ポ
   ップサイクルの終了近傍でこの読出されたデータを出力
   レジスタに書き込む制御信号を当該出力レジスタに送る
   制御手段（70）を設け、 前記書込みアドレスカウンタの内容をラストデータの一
   つ後のアドレスとし、前記読出しアドレスカウンタの内
   容をラストデータの一つ前のアドレスとしたことを特徴
   とするスタック回路。