JPS5878245A - 読み出し・書き込み制御方式 - Google Patents
読み出し・書き込み制御方式Info
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- JPS5878245A JPS5878245A JP17646481A JP17646481A JPS5878245A JP S5878245 A JPS5878245 A JP S5878245A JP 17646481 A JP17646481 A JP 17646481A JP 17646481 A JP17646481 A JP 17646481A JP S5878245 A JPS5878245 A JP S5878245A
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- JP
- Japan
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- circuit
- control signal
- signal
- cpu
- read
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、高速動作の中央演算処理回路から低速動作の
周辺回路に対してデータの読み出しゃ書き込みを可能に
する読み出し・書き込み制御方式に関するものである。
周辺回路に対してデータの読み出しゃ書き込みを可能に
する読み出し・書き込み制御方式に関するものである。
第１図を寡、中央演算処理回路からの周辺回路に対する
従来の一般的なデータ読み出し・書き込み制御方式の一
例を示すブロック図である。ｔｇｘｍにおいて、ｌは中
央演算処理回路（以下ＣＰＵと略記する）、２はＣＰＵ
ｌ０動作基準信号となるクロック信号（、ｉ）を発生す
るクロック信号発生回路、３はＣＰＵＩからのアドレス
信号（ｂ）にある特定のアドレスが出力された時のみ信
号を出力するデコーダ回路、４はＣＰＵＩからの周一制
御信号（ｆ）を上記デコーダ回路３からの出力信号があ
る時にのみデータ読み出し制御信号（ｄ）として出力す
るゲート回路、５は任意情報を一時記憶するメモリ回路
であり、ＣＰＵＩの一周辺回路である。また６はアドレ
スバス、７はデータバスである。
従来の一般的なデータ読み出し・書き込み制御方式の一
例を示すブロック図である。ｔｇｘｍにおいて、ｌは中
央演算処理回路（以下ＣＰＵと略記する）、２はＣＰＵ
ｌ０動作基準信号となるクロック信号（、ｉ）を発生す
るクロック信号発生回路、３はＣＰＵＩからのアドレス
信号（ｂ）にある特定のアドレスが出力された時のみ信
号を出力するデコーダ回路、４はＣＰＵＩからの周一制
御信号（ｆ）を上記デコーダ回路３からの出力信号があ
る時にのみデータ読み出し制御信号（ｄ）として出力す
るゲート回路、５は任意情報を一時記憶するメモリ回路
であり、ＣＰＵＩの一周辺回路である。また６はアドレ
スバス、７はデータバスである。
今、ＣＰＵＩは２ Ｍ Ｈ駕のクロック信号（１）で動
作しているものとし、メモリ回路５よりデータをＣＰＵ
ＩＫ取り込む場合について説明する。
作しているものとし、メモリ回路５よりデータをＣＰＵ
ＩＫ取り込む場合について説明する。
ＣＰＵＩはメ毫す回路５からデータを読み出すべくメモ
リ回路６のアドレスをアドレスバス６に出力するととも
に、周辺制御信号（ｆ）を出力する。
リ回路６のアドレスをアドレスバス６に出力するととも
に、周辺制御信号（ｆ）を出力する。
デコーダ回路３は、上記アドレス信号（ｂ）より選択信
号（Ｃ）を出力し、メモリ回路６を選択する。一方、周
辺制御信号（ｆ）はゲート回路４によって上記選択信号
（Ｃ）が出力されている期間に読み出し制御信号（ｄ）
として出力され、メモリ回路５に入力されゐ。
号（Ｃ）を出力し、メモリ回路６を選択する。一方、周
辺制御信号（ｆ）はゲート回路４によって上記選択信号
（Ｃ）が出力されている期間に読み出し制御信号（ｄ）
として出力され、メモリ回路５に入力されゐ。
上記選択信号（Ｃ）と読み出し制御信号（ｄ）によって
メ篭り回路５から記憶されたデータがデータバス７に出
力されＣＰＵＩＫＩＥり込まれる。
メ篭り回路５から記憶されたデータがデータバス７に出
力されＣＰＵＩＫＩＥり込まれる。
上記動作時における各部信号のタイミングチャートを第
２図に示す。メモリ回路５等の周辺回路は、一般に、読
み出し制御信号（ｄ）が入力される前に、少なくとも最
小セットアツプ時間と呼ばれる時間だけ先行して選択信
号（Ｃ）が入力されなければ正しくデータを読み出す事
ができない。また、少なくとも最小アクセス時間と呼ば
れる時間だけ読み出し制御信号（ｄ）が入力されていな
ければならない・ 第２図において、選択信号（Ｃ）が読み出し制御信号（
ｄ） Ｋ先行している時間Ｔ１がセットアツプ時間であ
り、読み出し制御信号（ｄ）の時間幅Ｔ２がアクセス時
間である。第１ｗｉに示した従来技術の例ではＣＰＵＩ
が２ＭＨｚで動作しているため、上記セットアツプ時間
Ｔ１．アクセス時間Ｔ２は Ｔｌ今１２ＪＳｎｓ Ｔ２４２ｓｅｎｓ となる。ところがメモリ回路５など周辺回路は一般にＩ
ＭＨｍ動作のＣＰＵ用に作られたものが多く、最小セッ
トアツプ時間をＴＩＭＩＮ、最小アクセス時間をＴ２Ｍ
ＩＮとすると、 Ｔｏ［Ｍ ＝ １００ ｎ＠ Ｔ２ＭＩＮ″４５０ ｎｓ 程度である。
２図に示す。メモリ回路５等の周辺回路は、一般に、読
み出し制御信号（ｄ）が入力される前に、少なくとも最
小セットアツプ時間と呼ばれる時間だけ先行して選択信
号（Ｃ）が入力されなければ正しくデータを読み出す事
ができない。また、少なくとも最小アクセス時間と呼ば
れる時間だけ読み出し制御信号（ｄ）が入力されていな
ければならない・ 第２図において、選択信号（Ｃ）が読み出し制御信号（
ｄ） Ｋ先行している時間Ｔ１がセットアツプ時間であ
り、読み出し制御信号（ｄ）の時間幅Ｔ２がアクセス時
間である。第１ｗｉに示した従来技術の例ではＣＰＵＩ
が２ＭＨｚで動作しているため、上記セットアツプ時間
Ｔ１．アクセス時間Ｔ２は Ｔｌ今１２ＪＳｎｓ Ｔ２４２ｓｅｎｓ となる。ところがメモリ回路５など周辺回路は一般にＩ
ＭＨｍ動作のＣＰＵ用に作られたものが多く、最小セッ
トアツプ時間をＴＩＭＩＮ、最小アクセス時間をＴ２Ｍ
ＩＮとすると、 Ｔｏ［Ｍ ＝ １００ ｎ＠ Ｔ２ＭＩＮ″４５０ ｎｓ 程度である。
第１図の従来例において上記汎用であるＩＭＨｍ用メモ
リ回路を用いると最小アクセス時間Ｔ２ＭＩＭ（４５０
ｎｓ）＞アクセス時間Ｔｚ（２５０ｎｓ）となり、前述
した条件を満足せず、正しくデータを読み出すことがで
きない、したがって従来技術の高速演算処理装置ｔは、
高速で動作する特殊なメモリ回路などの高価な周辺回路
を使用しなければならず、装置全体として非常に高価な
ものとなっていた。
リ回路を用いると最小アクセス時間Ｔ２ＭＩＭ（４５０
ｎｓ）＞アクセス時間Ｔｚ（２５０ｎｓ）となり、前述
した条件を満足せず、正しくデータを読み出すことがで
きない、したがって従来技術の高速演算処理装置ｔは、
高速で動作する特殊なメモリ回路などの高価な周辺回路
を使用しなければならず、装置全体として非常に高価な
ものとなっていた。
また次のような問題点もあった。演算処理装置が例えば
ＩＭＨ襲動作という低速のものから２ＭＨｍ動作という
高速のものへ移行したとすると、それに伴い、周辺回路
も２ＭＨｍ動作用のものが開発されて用意されるのが普
通である。例えば両画制御用ＩＣとかコミュニケーショ
ン用ＩＣ勢の周辺回路は何れも２ＭＨｚ動作用のものが
発売されており、これらの側辺回路は２ＭＨｚ動作の高
速演算処理装置と結んで用いられる。所が、例えばフロ
ッピーディスク駆動用ＩＣの如き、開発面での出遅れの
ために、２ＭＨｚ動作用のものが未だ用意されていない
ものがある。かかる低速動作の周辺回路と前述のような
高速動作の周辺回路とが混在するとき、演算処理装置と
しては、折角２ＭＨｍでも動作可能という高速処理性能
をもちながら、その実際の動作速度は一番低速度の周辺
回路のそれに合わせなければならず、きわめて不経済で
あるという問題もあった。
ＩＭＨ襲動作という低速のものから２ＭＨｍ動作という
高速のものへ移行したとすると、それに伴い、周辺回路
も２ＭＨｍ動作用のものが開発されて用意されるのが普
通である。例えば両画制御用ＩＣとかコミュニケーショ
ン用ＩＣ勢の周辺回路は何れも２ＭＨｚ動作用のものが
発売されており、これらの側辺回路は２ＭＨｚ動作の高
速演算処理装置と結んで用いられる。所が、例えばフロ
ッピーディスク駆動用ＩＣの如き、開発面での出遅れの
ために、２ＭＨｚ動作用のものが未だ用意されていない
ものがある。かかる低速動作の周辺回路と前述のような
高速動作の周辺回路とが混在するとき、演算処理装置と
しては、折角２ＭＨｍでも動作可能という高速処理性能
をもちながら、その実際の動作速度は一番低速度の周辺
回路のそれに合わせなければならず、きわめて不経済で
あるという問題もあった。
本発明は上述のような従来技術における問題点を解決す
るためになされたものであり、従って本発明の目的は、
演算処理装置からの周辺回路に対するデータの読み出し
・書き込み制御方式において、高速動作の演算処理装置
から高速動作の周辺回路に対して読み出し・書き込み制
御を可能にすゐだけでなく、その高速性を損うことなし
に、低速動作の周辺回路に対しても読み出し・書き込み
制御を可能にする制御方式を提供することにある。
るためになされたものであり、従って本発明の目的は、
演算処理装置からの周辺回路に対するデータの読み出し
・書き込み制御方式において、高速動作の演算処理装置
から高速動作の周辺回路に対して読み出し・書き込み制
御を可能にすゐだけでなく、その高速性を損うことなし
に、低速動作の周辺回路に対しても読み出し・書き込み
制御を可能にする制御方式を提供することにある。
上記目的を達成するため本発明により実現された制御方
式は、高速動作の中央演算処理回路（以下、ＣＰＵと略
す）から低速動作の周辺回路に対してデータの読み出し
ゃ書館込みを可能にする読み出し・書き込み制御方式で
あって、前記高速動作のＣＰＵと、低速動作の周辺回路
と、ＣＰＵからアドレス信号を受けると当骸アドレスを
もつ周辺回路に対して選択信号を送出するデコーダと、
デコーダからの蚊選択信号とＣＰＵからの周辺制御信号
とにより、読み出し、または書き込み制御信号を作成し
て尚皺周辺回路に送…する制御信号発生手段とを有して
成り、低速動作の周辺回路に対しては複数個のアドレス
を重複して割付けておき、ＣＰＵから該周辺回路にアク
セスするとき、前記複数個のアドレス信号をＣＰＵから
連続して出力させることにより前記デコーダから複数個
のクロック信号期間にわたって一択信号を周辺回路に送
出させると共Ｋ、前記制御信号発生手段では、複数個の
クロック信号期間にゎたる選択信号とＣＰＵからの周辺
制御信号を用いて時間幅の拡大した読み出し、または書
き込み制御信号を作成する手段をもち、時間幅の拡大し
た皺制御信号を前記周辺回路に送出することにより、高
速動作のｃＰＵから低速動作の周辺回路に対してデータ
の読み出しや書き込みを可能にしたものである。
式は、高速動作の中央演算処理回路（以下、ＣＰＵと略
す）から低速動作の周辺回路に対してデータの読み出し
ゃ書館込みを可能にする読み出し・書き込み制御方式で
あって、前記高速動作のＣＰＵと、低速動作の周辺回路
と、ＣＰＵからアドレス信号を受けると当骸アドレスを
もつ周辺回路に対して選択信号を送出するデコーダと、
デコーダからの蚊選択信号とＣＰＵからの周辺制御信号
とにより、読み出し、または書き込み制御信号を作成し
て尚皺周辺回路に送…する制御信号発生手段とを有して
成り、低速動作の周辺回路に対しては複数個のアドレス
を重複して割付けておき、ＣＰＵから該周辺回路にアク
セスするとき、前記複数個のアドレス信号をＣＰＵから
連続して出力させることにより前記デコーダから複数個
のクロック信号期間にわたって一択信号を周辺回路に送
出させると共Ｋ、前記制御信号発生手段では、複数個の
クロック信号期間にゎたる選択信号とＣＰＵからの周辺
制御信号を用いて時間幅の拡大した読み出し、または書
き込み制御信号を作成する手段をもち、時間幅の拡大し
た皺制御信号を前記周辺回路に送出することにより、高
速動作のｃＰＵから低速動作の周辺回路に対してデータ
の読み出しや書き込みを可能にしたものである。
次に図を参照して本発明の一実施例を説明する。
第３図は本発明の一実施例を示すブロック図である。＃
Ｉ４図は＃Ｉ３図の回路における各部信号のタイ建ング
チャートである。
Ｉ４図は＃Ｉ３図の回路における各部信号のタイ建ング
チャートである。
第３図において、第１図の従来例と同一のものは同じ番
号を付しである。そのほか８はゲート回路４かも出力さ
れる連続した複数の信号を単一の制御信号として出方す
る制御信号発生回路である。
号を付しである。そのほか８はゲート回路４かも出力さ
れる連続した複数の信号を単一の制御信号として出方す
る制御信号発生回路である。
また、メモリ回路５は１つのデータエリアであるにもか
かわらず、２つの連続したアドレス（必ずしも連続でな
くてもよいが）が割付けられている。
かわらず、２つの連続したアドレス（必ずしも連続でな
くてもよいが）が割付けられている。
従東技術の場合と同様にＣＰＵＩは２ＭＨｚのクロック
信号（ａ）で動作しているものとし、メモリ回路Ｓより
データをＣＰＵ１に取り込む場合につぃて説明する。
信号（ａ）で動作しているものとし、メモリ回路Ｓより
データをＣＰＵ１に取り込む場合につぃて説明する。
ＣＰＵ１はメモリ回路５からデータを読み出すべく、メ
モリ回路５の重複したアドレスである２つの連続したア
ドレス信号Φ）をアドレスバス６に出力するとともに、
周辺制御信号（０を出力する。
モリ回路５の重複したアドレスである２つの連続したア
ドレス信号Φ）をアドレスバス６に出力するとともに、
周辺制御信号（０を出力する。
前述したようにメモリ回路５は１データエリアであるに
もかかわらず２つの連続したアドレスを与えられている
ため、デコーダ回路３は第４ｖ！Ｊ（Ｃ）Ｋ示すように
、２つのクロック信号期間にわたって選択信号（Ｃ）を
出力する。
もかかわらず２つの連続したアドレスを与えられている
ため、デコーダ回路３は第４ｖ！Ｊ（Ｃ）Ｋ示すように
、２つのクロック信号期間にわたって選択信号（Ｃ）を
出力する。
一方周辺制御信号（ｆ）は、ゲート回路４によって上記
選択信号（Ｃ）が出力されている期間にクロック信号（
Ｊｌ）に同期した＃１１次の読み出し制御信号（ｄ）と
なって出力される。この第１次の読み出し制御信号（ｄ
）は第４図（ｄ）に示すようＫ、連続した２つの制御信
号から成っている。制御信号発生回路８では上記第１次
の読み出し制御信号（ｄ）の二つの立ち上がりエツジを
検出し、第４図（ｅ）に示すように単一の制御信号（ｅ
）を出力する。上記選択信号（Ｃ）と制御信号（ｅ）に
よってメモリ回路５からは配憶されたｆ−タがデータバ
ス７に出力され、ＣＰＵＩＫ取り込まれる。
選択信号（Ｃ）が出力されている期間にクロック信号（
Ｊｌ）に同期した＃１１次の読み出し制御信号（ｄ）と
なって出力される。この第１次の読み出し制御信号（ｄ
）は第４図（ｄ）に示すようＫ、連続した２つの制御信
号から成っている。制御信号発生回路８では上記第１次
の読み出し制御信号（ｄ）の二つの立ち上がりエツジを
検出し、第４図（ｅ）に示すように単一の制御信号（ｅ
）を出力する。上記選択信号（Ｃ）と制御信号（ｅ）に
よってメモリ回路５からは配憶されたｆ−タがデータバ
ス７に出力され、ＣＰＵＩＫ取り込まれる。
なお、メモリ回路５に対して重複して割付けられた２つ
のアドレスのうち、ＣＰＵＩから後に出力された方のア
ドレス信号がアドレス信号としての本来の機能を果たし
、前に出力された方のアドレス信号は、アドレス本来の
機能とは関係がなく、この意味では無駄となる信号であ
る。このように、本発明においては、低速動作の周辺回
路には２個ずつアドレスを割付ける必要があるため、本
来なら一つのアドレスですむのに、−個余分に割付ける
分だけアドレスの所要数が増すことになる。しかしシス
テム全体のアドレス空間から見れば、このようにして増
加するアドレスの数は偏手であると云える。また２個割
付けるアドレスは、連続したアドレスである方が色々な
面でその後の処理動作が容ＪＩＩＫなるというだけのこ
とで、必ずしも連続していなくてもかまわない。
のアドレスのうち、ＣＰＵＩから後に出力された方のア
ドレス信号がアドレス信号としての本来の機能を果たし
、前に出力された方のアドレス信号は、アドレス本来の
機能とは関係がなく、この意味では無駄となる信号であ
る。このように、本発明においては、低速動作の周辺回
路には２個ずつアドレスを割付ける必要があるため、本
来なら一つのアドレスですむのに、−個余分に割付ける
分だけアドレスの所要数が増すことになる。しかしシス
テム全体のアドレス空間から見れば、このようにして増
加するアドレスの数は偏手であると云える。また２個割
付けるアドレスは、連続したアドレスである方が色々な
面でその後の処理動作が容ＪＩＩＫなるというだけのこ
とで、必ずしも連続していなくてもかまわない。
第４ｇかられかるよ５Ｋ、第３図の実施例では、セット
アツプ時間Ｔ３、アクセス時間Ｔ４はそれぞれＴｓ ＆
ｌ１１３７５ ａｍ Ｔａ ’１５００ ｍｓ となる。前述したように、汎用のＩＭＨｇ動作用のメモ
リ回路では最小セットアツプ時間ＴＩＭＩ］１ｍ ｊｌ
ｆ’小アクセス時間ＴＩＭＩＮがそれぞれ ＴＩＭＩＭ ＋ １００ ＩＩＩ Ｔ！ＭＩｌｆ ”９ ４ ５０ ＩＩであるが、本実
施例では 最小セットアツプ時間Ｔｘｗｘｗ＜セツＦアップ時間Ｔ
ｓ最小アクセス時間Ｔ２Ｍ工菖〈アクセス時間 Ｔ４と
それぞれ正常動作するための条件を満足することができ
る。すなわち、ｔ！ＭＨｓ動作の高速ＣＰＵ１であるに
もかかわらず、汎用のＩＭＨｇ用低速メモリ回路を使用
し、正しくデータを読み出すことができる。
アツプ時間Ｔ３、アクセス時間Ｔ４はそれぞれＴｓ ＆
ｌ１１３７５ ａｍ Ｔａ ’１５００ ｍｓ となる。前述したように、汎用のＩＭＨｇ動作用のメモ
リ回路では最小セットアツプ時間ＴＩＭＩ］１ｍ ｊｌ
ｆ’小アクセス時間ＴＩＭＩＮがそれぞれ ＴＩＭＩＭ ＋ １００ ＩＩＩ Ｔ！ＭＩｌｆ ”９ ４ ５０ ＩＩであるが、本実
施例では 最小セットアツプ時間Ｔｘｗｘｗ＜セツＦアップ時間Ｔ
ｓ最小アクセス時間Ｔ２Ｍ工菖〈アクセス時間 Ｔ４と
それぞれ正常動作するための条件を満足することができ
る。すなわち、ｔ！ＭＨｓ動作の高速ＣＰＵ１であるに
もかかわらず、汎用のＩＭＨｇ用低速メモリ回路を使用
し、正しくデータを読み出すことができる。
上記Ｏ１！明では、メモリ回路５の読み出し動作につい
て説明したが書ぎ込み動作においても、同様に十分なセ
ットアツプ時間、アクセス時間を得ることができる。ま
た、周辺回路としてメモリ回路５で説明したが、入出力
用インターフェイスＩＣや、フロッピーディスク等周辺
機器のコントロールＩＣ等であっても同様に低速動作の
汎用ＩＣを利用することができる。
て説明したが書ぎ込み動作においても、同様に十分なセ
ットアツプ時間、アクセス時間を得ることができる。ま
た、周辺回路としてメモリ回路５で説明したが、入出力
用インターフェイスＩＣや、フロッピーディスク等周辺
機器のコントロールＩＣ等であっても同様に低速動作の
汎用ＩＣを利用することができる。
以上説明したように１本発明によれば高速で動作するＣ
ＰＵを用いた演算処理装置において、高速動作の周辺回
路を用い得るだけでなく汎用の低速動作用の周辺回路を
もＣＰＵの高速性を損うことなしＫｌｌ！用することが
でき、安価Ｋ１１６速の演算処理装置をｌＩ！現するこ
とができる。
ＰＵを用いた演算処理装置において、高速動作の周辺回
路を用い得るだけでなく汎用の低速動作用の周辺回路を
もＣＰＵの高速性を損うことなしＫｌｌ！用することが
でき、安価Ｋ１１６速の演算処理装置をｌＩ！現するこ
とができる。
第１図は、中央演算処理回路からの周辺回路に対する従
来の一般的なデータ読み出し・書き込み割判方式の一例
を示すブロック図、第２ｇは第１Ｉａの回路における各
部信号のタイミングチャート、嬉３図は本発明の一実施
例を示すブロック図、第４図は第３図の回路における各
部信号のタイミングチャート、である。 符号説明 １・・・・・・ＣＰＵ、２・・・・・・クロック信号発
生回路、３・・・・・・デコーダ、４・・・・・・ゲー
ト回路、５・・・・・・メモリ、６・・・・・・アドレ
スバス、７・・・・・・データバス、８・・・・・・制
御信号発生回路 代理人 弁理士 並 木 昭 夫 第１図 １１２ 図
来の一般的なデータ読み出し・書き込み割判方式の一例
を示すブロック図、第２ｇは第１Ｉａの回路における各
部信号のタイミングチャート、嬉３図は本発明の一実施
例を示すブロック図、第４図は第３図の回路における各
部信号のタイミングチャート、である。 符号説明 １・・・・・・ＣＰＵ、２・・・・・・クロック信号発
生回路、３・・・・・・デコーダ、４・・・・・・ゲー
ト回路、５・・・・・・メモリ、６・・・・・・アドレ
スバス、７・・・・・・データバス、８・・・・・・制
御信号発生回路 代理人 弁理士 並 木 昭 夫 第１図 １１２ 図
Claims (1)
- ｌ）高速動作の中央演算処理回路（以下、ＣＰＵと略す
）から低速動作の周辺回路に対してデータの読み出しや
書き込みを可能にする読み出し・書き込み制御方式であ
って、前記高速動作のＣＰＵと、低速動作の周辺回路と
、ＣＰＵからアドレス信号を受けると尚皺アドレスをも
つ周辺回路に対して選択信号を送出するデコーダと、デ
コーダからの鋏選択信号とＣＰＵからの周辺制御信号と
により、読み出し、または書き込み制御信号を作成して
！Ｉ＃周辺回路に送出する制御信号発生手段とを有して
成り、低速動作の周辺回路に対しては複数個のア°ドレ
スを重複して割付けておき、ＣＰＵから皺馬辺回路にア
クセスするとき、前記複数個のアドレス信号をＣＰＵか
ら連続して出力させることにより前記デコーダから複数
個Ｏクロック信号期間にわたって選択信号を周辺回路に
送出さ−ｔ４と共に、前記制御信号発生手段では、複数
個のクロック信号期間にわたる選択信号とＣＰＵから０
ｊ１５辺制御信号を用いて時間幅の拡大した読み出し、
または書き込み制御信号を作成する手段をもち、時間幅
Ｏ拡大した該制御信号を前記周辺回路に送出することＫ
より、ｉＡ速動作のＣＰＵから低速動作の周辺回路に対
してデータの読み出しゃ書き込みを可能にしたことを特
徴とする読み出し・書き込み制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17646481A JPS5878245A (ja) | 1981-11-05 | 1981-11-05 | 読み出し・書き込み制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17646481A JPS5878245A (ja) | 1981-11-05 | 1981-11-05 | 読み出し・書き込み制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5878245A true JPS5878245A (ja) | 1983-05-11 |
Family
ID=16014140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17646481A Pending JPS5878245A (ja) | 1981-11-05 | 1981-11-05 | 読み出し・書き込み制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5878245A (ja) |
-
1981
- 1981-11-05 JP JP17646481A patent/JPS5878245A/ja active Pending
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