JPH02275526A - 高速データ転送回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 本発明は図形データを扱うグラフィックデイスプレィ装
置に関する。

〔発明の概要〕

本発明は、複数のフレームバッファに書き込まれている
図形データを、高速に他のフレームバッファへ転送させ
ることを可能としたものである。

〔従来の技術〕

従来、複数のフレームバッファの図形データを他のフレ
ームバッファに転送する場合は、１つずつ独立したメモ
リサイクルで転送していた。第３図は従来のデータ転送
回路の一例を示すブロック図である０例えば、フレーム
バッフｙ＃０１２０のデータをフレームバッファ＃１１
２１に、フレームバッファ＃２１２２のデータをフレー
ムバッファ＃Ｎ１２３に転送する場合を考える。最初に
フレームバッファ＃０１２０の読み出しく言号０ＥＯ１
４０と、フレームバッファ＃１１２１の書き込み信号Ｗ
Ｅ１１３１のそれぞれのゲートをＯＮにしておく０通常
フレームバッファはＤＲＡＭで構成されているため、メ
モリサイクルを開始すると、まずフレームバッファ内の
アドレスを決める）？ＡＳ、　　ＣＡ３４７１号がアサ
ートされる０次に読み出し信号０Ｅ１５０がアサートさ
れるが、あらかじめフレームバッファ＃０１２０のゲー
トのみＯＮされているため、ＯＥ傷信号フレームバッフ
ァ＃０１２０にしか加えられない、この結果、フレーム
バッファ＃０１２０のデータが、データバス１１０上に
現れる０次に書き込み信号ＷＥ１６０がアサートされる
が、フレームバッファ＃１１２１のゲートのみＯＮされ
ているため、ＷＥ倍信号フレームバッファ＃１１２１の
み加えられる。この時、データバス上の信号をフレーム
バッファ＃１１２１はあらかじめＲＡＳ、ＣＡＳ・信号
で指定されたアドレスに書き込む、このようにして、１
回の転送が実行されると、ＲＡＳ、ＣＡＳ、ＷＥ、ＯＢ
をネゲートして、１メモリサイクルが終了する。これで
、フレームバッファ＃０１２０から、フレームバッファ
＃１１２１への１回の転送が行われたことになる。

同様にフレームバッファ＃２１２２から、フレームバッ
ファ＃Ｎ１２３へ転送を行う場合は、フレームバッファ
＃２１２２の読み出し信号０Ｅ２１４２と、フレームバ
ッファ＃Ｎの書き込み信号ＷＥＮ１３３のゲートをＯＮ
にして先と同様のサイクルを実行すればよい、そのタイ
ミング図を第４図に示す。

このように、この２つのメモリサイクルをアドレスを更
新しながら実行することにより、フレームバッファのあ
る領域を他のフレームバッファへ転送することが可能と
なる。

〔発明が解決しようとする課題〕

従来の技術では、転送するフレームバッファの枚数が増
えると、それに比例して転送速度もおそ（なるという問
題点があった。

〔課題を解決するための手段〕

従来の問題点を解決するために、本発明は１本のデータ
バスに接続された複数のフレームバッファと、該フレー
ムバッファの書き込み、読み出しタイミングを発生する
ためのデータを格納するタイミング発生テーブルと、該
タイミング発生テーブルのデータに基づき、該フレーム
バッファの書き込み、読み出し信号を制御する制御回路
とで構成し、１メモリサイクル内で複数フレームバッフ
ァの転送を可能とした。

〔作用〕

タイミング発生テーブルは、その出力を制御回路へ送り
、制御回路ではそれに従って複数のフレームバッファへ
、ｌメモリサイクル内での読み出し、書き込み信号を出
力し、１メモリサイクル内で複数のフレームバッファ間
のデータ転送を行うものである。

〔実施例〕

以下本発明の実施例を図面に基づいて説明する。

第１図は、本発明の高速データ転送回路の一実施例を示
すブロック図である。ここで、先程と同様にフレームバ
ッファ＃０２０のデータをフレームバッファ＃ｌ　２１
にフレームバッフｙ＃２２２をフレームバッファ＃Ｎ２
３に転ぼする場合を考える。あらかじめタイミング発生
テーブル６０には、第５図に示すデータを書き込んでお
く。

メモリサイクルを開始すると、フレームバッファ内のア
ドレスを決めるＲＡＳ、ＣＡＳ信号がアサートされ、全
フレームバッファへ加えられる。

次にタイミング発生テーブル６０のアドレス０番地のデ
ークロ１が制御回路５０に伝わり、その内容により読み
出し信号０ＥＯ４０と書き込み信号ＷＥＩ３１がそれぞ
れフレームバッファ＃０２０とフレー４バンフア＃１２
１に加えられる。この結果フレームバッファ＃０２０の
データがデータバス１０を経由して、フレームバッファ
＃１２１に書き込まれる１次にタイミング発生テーブル
６ｏのアドレス１番地のデータ６１が制御回路５０に伝
わり、その内容により読み出し信号０Ｅ２４２と、書き
込み信１ＷＥＮ３３がそれぞれフレームバッファ＃２２
２と、フレームバッファ＃Ｎ２３に加えられる。

この結果フレームバッファ＃２２２のデータが、データ
バス１０ヲ経由して、フレームバッファ＃Ｎ２３に書き
込まれる。更に、タイミング発生テーブル６０のアドレ
ス２番地のデータ６１が制御回路５゜に伝わると、今度
は５ＴＯＰビツトが立っているため、メモリサイクルの
終了を制御回路５０が認識し、ＲＡＳ、ＣＡＳ信号をネ
ゲートしてサイクルが終了する。

以上のタイミング図を第２図に示す。

このように、常にタイミング発生テーブル６０を参照し
ながらメモリサイクルを実行することにより、１メモリ
サイクルで複数のフレームバッファ間の転送が可能とな
る。更にフレームバッファのアドレスを更新しながら実
行することにより、複数のフレームバッファのある領域
を、他の複数のフレームバッファの同領域へ転送するこ
とも可能である。

〔発明の効果〕

以上、本発明は複数のフレームバッファ間の転送を、−
本のデータバスを用いて高速に行うという効果を有する
。

【図面の簡単な説明】

第１図は本発明の高速データ転送回路の一実施例を示す
ブロック図、第２図は第１図におけるタイミング図、第
３図は従来のデータ転送回路の一例を示すブロック図、
第４図は第３図におけるタイミング図、第５図は本発明
の高速データ転送回路におけるタイミング発生テーブル
の一実施例を示す図である。 ｔｏ　　ｔｔｏ　　・・・データバス ２０〜２３，１２０〜１２３　　・・・フレームバッフ
ァ３０〜３３．１３０〜１３３．１６０　　・・・書き
込み信号４０〜４３，１４０〜１４３．１５０　　・・
・読み出し信号５０・・・制御回路 ６０・・・タイミング発生テーブル 以上 出願人　セイコー電子工業株式会社 代理人　弁理士　　林　　　敬　之　助第３図 第１図 第４図 第２図

Claims (1)

【特許請求の範囲】
1. 複数のフレームバッファを持った表示装置において、１
   本のデータバスに接続された前記複数のフレームバッフ
   ァと、前記複数のフレームバッファの書き込み、読み出
   しタイミングを発生するためのデータを格納するタイミ
   ング発生テーブルと、前記タイミング発生テーブルのデ
   ータをもとに、前記複数のフレームバッファの書き込み
   、読み出し信号を制御する制御回路とで構成され、１つ
   のメモリサイクル内で複数のフレームバッファの書き込
   み、読み出しを時分割で制御し、１本のデータバスを用
   いて、複数のフレームバッファから別の複数のフレーム
   バッファへのデータ転送を高速に行うことを特徴とする
   高速データ転送回路。