JP2585852B2 - バッファ制御方式 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 転送データのバッファリングのために用意されるバッ
ファを制御していくためのバッファ制御方式に関し、 少ないハードウェア量でもって、バッファを制御でき
るようにすることを目的とし、 バッファに書き込まれる転送データのデータ長が指定
されるときに、書込領域の最終アドレスとそのデータ長
とから、転送データの最終データが最終アドレス位置に
書き込まれることになる転送データの先頭データの書込
アドレス位置情報を生成する先頭アドレス生成手段と、
バッファに書き込まれる転送データの書込アドレス位置
が、書込領域の最終アドレスと一致するか否かを検出す
るラスト検出手段と、転送元からの転送データを、先頭
アドレス生成手段の生成する書込アドレス位置からバッ
ファに書き込んでいくとともに、ラスト検出手段により
最終アドレス位置への書き込みが検出されるときに、そ
の書込処理を終結する書込手段とを備えるように構成す
る。

〔産業上の利用分野〕

本発明は、転送データのバッファリングのために用意
されるバッファを制御していくためのバッファ制御方式
に関し、特に、少ないハードウェア量でもって、バッフ
ァを制御できるようにするバッファ制御方式に関するも
のである。

モジュール間で通信処理を実行していく場合には、シ
ステムバスとの間のインタフェースを処理するバス制御
ユニットがバッファを備えて、このバッファに転送する
データや転送されてくるデータを一時的に格納する構成
が採られることなる。このバッファへの転送データの書
込処理は、バス制御ユニットのハードウェア量の増大を
招かないためにも、少ないハードウェア量でもって制御
できるように構成していく必要がある。

〔従来の技術〕

第９図に、モジュール間の通信処理を実行すべく備え
られる従来のバス制御ユニットの構成を図示する。30は
デュアルポート形式のバッファ、31は内部バス制御部、
32はシステムバス制御部である。内部バス制御部31は、
内部バス側から転送されてくる転送データをバッファ30
に書き込むとともに、システムバス制御部32により書き
込まれた転送データをバッファ30から読み出して内部バ
ス側に転送していくよう処理し、一方、システムバス制
御部32は、システムバス側から転送されてくる転送デー
タをバッファ30に書き込むとともに、内部バス制御部31
により書き込まれた転送データをバッファ30から読み出
してシステムバス側に転送していくよう処理することに
なる。

従来の内部バス制御部31は、転送データの書込処理を
実行していく場合、先ず最初に、アドレスレジスタ33に
バッファ30の書込領域の先頭アドレスをセットするとと
もに、データ長レジスタ34に書込対象の転送データのデ
ータ長をセットする。続いて、インクリメント回路35の
処理に従って、アドレスレジスタ33の管理するアドレス
情報を順次インクリメントしながら、そのアドレスレジ
スタ33の管理するアドレス位置に転送データを書き込ん
でいくとともに、コンパレータ36の処理に従って、アド
レスレジスタ33の管理するアドレス位置がデータ長レジ
スタ34の管理するデータ長に一致することを検出すると
きに書込処理を終結させていくことで、転送データの書
込処理の制御を行っていた。

そして、システムバス制御部32は、内部バス制御部31
により書き込まれた転送データを他のモジュールに転送
していくときには、先ず最初に、アドレスレジスタ37に
内部バス制御部31から受け渡されるバッファ30の読出領
域の先頭アドレスをセットするとともに、データ長レジ
スタ38に内部バス制御部31から受け渡される読出対象の
転送データのデータ長をセットする。続いて、インクリ
メント回路39の処理に従って、アドレスレジスタ37の管
理するアドレス情報を順次インクリメントしながら、そ
のアドレスレジスタ37の管理するアドレス位置から転送
データを読み出していくとともに、コンパレータ40の処
理に従って、アドレスレジスタ37の管理するアドレス位
置がデータ長レジスタ38の管理するデータ長に一致する
ことを検出するときに読出処理を終結させていくこと
で、転送データの読出処理の制御を行っていた。

一方、システムバス制御部32は、他のモジュールから
転送されてくる転送データの書込処理を実行していく場
合、先ず最初に、アドレスレジスタ37にバッファ30の書
込領域の先頭アドレスをセットするとともに、データ長
レジスタ38に書込対象の転送データのデータ長（転送デ
ータに対応付けて通知されてくる）をセットする。続い
て、インクリメント回路39の処理に従って、アドレスレ
ジスタ37の管理するアドレス情報を順次インクリメント
しながら、そのアドレスレジスタ37の管理するアドレス
位置に転送データを書き込んでいくとともに、コンパレ
ータ40の処理に従って、アドレスレジスタ37の管理する
アドレス位置がデータ長レジスタ38の管理するデータ長
に一致することを検出するときに書込処理を終結させて
いくことで、転送データの書込処理の制御を行ってい
た。

そして、内部バス制御部31は、システムバス制御部32
により書き込まれた転送データを読み出していくときに
は、先ず最初に、アドレスレジスタ33にシステムバス制
御部32から受け渡されるバッファ30の読出領域の先頭ア
ドレスをセットするとともに、データ長レジスタ34にシ
ステムバス制御部32から受け渡される読出対象の転送デ
ータのデータ長をセットする。続いて、インクリメント
回路35の処理に従って、アドレスレジスタ33の管理する
アドレス情報を順次インクリメントしながら、そのアド
レスレジスタ33の管理するアドレス位置から転送データ
を読み出していくとともに、コンパレータ36の処理に従
って、アドレスレジスタ33の管理するアドレス位置がデ
ータ長レジスタ34の管理するデータ長に一致することを
検出するときに読出処理を終結させていくことで、転送
データの読出処理の制御を行っていた。

〔発明が解決しようとする課題〕

しかしながら、このような従来技術では、データ長レ
ジスタ34,38というフリップフロップ回路により構成さ
れるハードウェア量の大きいレジスタを備えていく必要
があるとともに、アドレスレジスタ33,37の管理するア
ドレス位置と、データ長レジスタ34,38の管理するデー
タ長とが一致するか否かを検出するためのコンパレータ
36,40を備えていく必要がある。このコンパレータ36,40
は、第10図に示すように、比較対象のビット数分の排他
的NORゲートと、それらの排他的NORゲートの出力値の論
理積をとるANDゲートとから構成されることになるが、
排他的NORゲートは、ANDゲートに比べてハードウェア量
が大きいことから、このコンパレータ36,40のハードウ
ェア量も大きくなってしまうことになる。

このように、従来技術によるならば、モジュール間の
通信処理を実行すべく備えられるバス制御ユニットのハ
ードウェア量が大きくなってしまうという問題点があっ
たのである。

本発明はかかる事情に鑑みてなされたものであって、
転送データのバッファリングのために用意されるバッフ
ァを少ないハードウェア量でもって制御できるようにす
る新たなバッファ制御方式の提供を目的とするものであ
る。

〔課題を解決するための手段〕

第１図は本発明の原理構成図である。

図中、１は本発明により構成されるバス制御ユニット
であって、内部バス側とシステムバス側との間の転送デ
ータの受け渡しを処理するもの、２はデュアルポート形
式のバッファであって、受け渡しされる転送データを一
時的に格納するもの、３は内部バス制御部であって、内
部バス側から転送されてくる転送データをバッファ２に
書き込むとともに、バッファ２に書き込まれたシステム
バス側からの転送データを読み出して内部バス側に転送
するもの、４はシステムバス制御部であって、システム
バス側から転送されてくる転送データをバッファ２に書
き込むとともに、バッファ２に書き込まれた内部バス側
からの転送データを読み出してシステムバス側に転送す
るものである。

５は内部バス制御部３の備えるアドレスレジスタであ
って、バッファ２をアクセスしていくときのアドレス情
報を管理するもの、６は内部バス制御部３の備えるイン
クリメント手段であって、アドレスレジスタ５の管理す
るアドレス情報を１単位ずつインクリメントするもの、
７は内部バス制御部３の備える先頭アドレス生成手段で
あって、転送データの先頭データの書込アドレス位置や
読出アドレス位置をアドレスレジスタ５にセットするも
の、８は内部バス制御部３の備えるラスト検出手段であ
って、アドレスレジスタ５の管理するアドレス情報がバ
ッファ２の格納領域の最終アドレスに一致したか否かを
検出するものである。

９はシステムバス制御部４の備えるアドレスレジスタ
であって、バッファ２をアクセスしていくときのアドレ
ス情報を管理するもの、10はシステムバス制御部４の備
えるインクリメント手段であって、アドレスレジスタ９
の管理するアドレス情報を１単位ずつインクリメントす
るもの、11はシステムバス制御部４の備える先頭アドレ
ス生成手段であって、転送データの先頭データの書込ア
ドレス位置や読出アドレス位置をアドレスレジスタ９に
セットするもの、12はシステムバス制御部４の備えるラ
スト検出手段であって、アドレスレジスタ９の管理する
アドレス情報がバッファ２の最終アドレスに一致したか
否かを検出するものである。

13は内部バス制御部３の備える書込手段であって、内
部バス側から転送されてくる転送データを、先頭アドレ
ス生成手段７の生成する書込アドレス位置からバッファ
２に書き込んでいくとともに、ラスト検出手段８により
最終アドレス位置への書き込みが検出されるとき、その
書込処理を終結するもの、14はシステムバス制御部４の
備える書込手段であって、システムバス側から転送され
てくる転送データを、先頭アドレス生成手段11の生成す
る書込アドレス位置からバッファ２に書き込んでいくと
ともに、ラスト検出手段12により最終アドレス位置への
書き込みが検出されるときに、その書込処理を終結する
ものである。

〔作用〕

本発明では、先頭アドレス生成手段7,11は、自モジュ
ールのデータ処理機能から転送データのデータ長が通知
されたり、他モジュールからの通信情報に従って転送デ
ータのデータ長が通知されたりすることで、バッファ２
上の書込領域に書き込む転送データのデータ長が指定さ
れると、バッファ２の書込領域の最終アドレスとその指
定されたデータ長とから、転送データの最終データがそ
の最終アドレス位置に書き込まれることになる転送デー
タの先頭データの書込アドレス位置情報を生成して、そ
の生成した書込アドレス位置情報を対応のアドレスレジ
スタ5,9に設定していく。

この書込アドレス位置情報の生成処理は、転送データ
のデータ長から“1"引いた値を反転させる単純なビット
操作で実行できることになる。例えば４ビットでもって
バッファ２の書込領域がアクセスされるとき、すなわ
ち、書込領域のアドレスが“0000"から“1111"により指
定されるときにあって、書込対象の転送データのデータ
長が例えば２格納単位を表す“0010"である場合、この
“0010"から“1"引いた値である“0001"を反転させるこ
とで得られる“1110"は、その“1110"を先頭データの書
込アドレスとして２格納単位を持つ転送データを書き込
でいくと、その２格納単位を持つ転送データの最終デー
タが書込領域の最終アドレスである“1111"に書き込ま
れることになるアドレスを表しているのである。

このように、先頭アドレス生成手段7,11の行う書込ア
ドレス位置情報の生成処理は、単なる反転機能により実
現できるので、先頭アドレス生成手段7,11は、インバー
タを並べただけのハードウェアにより実現できることに
なる。

この先頭アドレス生成手段7,11の処理を受けて、書込
手段13,14は、転送元からの転送データを、先頭アドレ
ス生成手段7,11の生成する書込アドレス位置からバッフ
ァ２に書き込んでいくとともに、ラスト検出手段8,12に
より最終アドレス位置への書き込みが検出されるとき
に、その書込処理を終結する。

このとき、インクリメント手段6,10は、この先頭アド
レス生成手段7,11により生成される書込アドレス位置か
らアドレスレジスタ5,9の管理するアドレス情報を１単
位ずつインクリメントしていくことで、転送データの書
込アドレス位置を指示していく。そして、ラスト検出手
段8,12は、このアドレスレジスタ5,9の管理するアドレ
ス情報が書込領域の最終アドレスに達するとき、すなわ
ち、上述の例で説明するならば“1111"に達することを
検出すると、書込要求のあった転送データの書込を終了
したことを判断して、書込手段13,14にその旨を通知し
ていことで書込処理を終結させていく。

この書込処理の終結により、バッファ２上にバッファ
リングされた転送データの格納領域が確定する。

この書込処理の終結を判断するために行うラストアド
レス検出手段8,12の処理は、すべてのピットが“1"であ
ることを判断するものであることからANDゲートだけで
構成でき、書込処理の終結を判断するために備える従来
のコンパレータ36,40（第９図に示すもの）のような排
他的NORゲートを備える必要がないので、従来技術より
も少ないハードウェア量で実現できるようになる。

このように、本発明では、従来技術で必要とされてい
たフリップフロップ回路を用いるデータ長レジスタ34,3
8を備えずに、ハードウェア量の少ないインバータゲー
トを用いる先頭アドレス生成手段7,11を備えれば足りる
とともに、従来技術で必要とされていた排他的NORゲー
トを用いるコンパレータ36,40を備えずに、ハードウェ
ア量の少ないANDゲートを用いるラスト検出手段8,12を
備えれば足りるので、従来よりもバス制御ユニット１の
ハードウェア量を減らすことができるようになるのであ
る。

〔実施例〕

以下、実施例に従って本発明を詳細に説明する。

第２図に、本発明を実装するマルチプロセッサシステ
ムのシステム構成を図示する。この図に示すように、本
発明を実装するマルチプロセッサシステムは、複数個の
プロセッサモジュール20（図中ではPMと略記）を含み、
これらの各々のプロセッサモジュール20は、システムバ
スハンドラ21（図中ではSBHと略記）によりアービトレ
ーションの集中管理されるシステムバス22（図中ではＳ
−BUSと略記）を介して、相互に接続される構成が採ら
れることになる。

第３図に、プロセッサモジュール20の詳細なシステム
構成を図示する。この図に示すように、プロセッサモジ
ュール20は、中央処理ユニット23（図中ではμＰと略
記）と、ルーズリィな結合関係を構成すべく備えられる
ローカルなメインメモリのローカルストレージユニット
24（図中ではLSUと略記）と、システムバス22への接続
を処理すべく備えられる第１図で説明したところのバス
制御ユニット１（図中ではSBCと略記）と、これらのユ
ニット間を接続する内部バス25とを備えるよう構成さ
れ、各プロセッサモジュール20では、自らの備える中央
処理ユニット23及びローカルストレージユニット24上で
動作するソフトウェアが走行して、これらのソフトウェ
アが通信要求元となりながら相互に協調して一連の動作
を行うよう構成される。ここで、各プロセッサモジュー
ル20の備えるバス制御ユニット１には、固有のユニット
番号が割り付けられることになる。

第４図に、バス制御ユニット１の詳細な構成を図示す
る。図中、2aはデュアルポート形式のデュアルポートRA
Mであって、他のプロセッサモジュール20に転送するデ
ータを一時的に格納するとともに、他のプロセッサモジ
ュール20から転送されてくるデータを一時的に格納する
よう処理し、３は第１図で説明した内部バス制御部であ
って、内部バス25を介して、自プロセッサモジュール20
の中央処理ユニット23やローカルストレージユニット24
と接続されて、デュアルポートRAM2aと内部バス25との
間のデータ転送を制御するよう処理し、４は第１図で説
明したシステムバス制御部であって、システムバス22を
介して、他プロセッサモジュール20の中央処理ユニット
23やローカルストレージユニット24と接続されて、デュ
アルポートRAM2aと内部バス25との間のデータ転送を制
御するよう処理する。

このデュアルポートRAM2aは、第５図に示すように、
内部バス25からシステムバス22へのデータ転送処理のた
めに、内部バス25からシステムバス22に転送していくデ
ータを一時的に格納するためのデータ領域と、その転送
データに対応付けて送信されるコマンド（送信元のユニ
ット番号や送信先のユニット番号や転送データ長等を表
示する）を格納するためのコマンド／ステータス領域と
の対からなるバッファ領域を備えるとともに、システム
バス22から内部バス25へのデータ転送処理のために、シ
ステムバス22から内部バス25に転送していくデータを一
時的に格納するためのデータ領域と、その転送データに
対応付けて送信されてくるコマンドを格納するためのコ
マンド／ステータス領域との対からなるバッファ領域を
備えることになる。

このデュアルポートRAM2aの各バッファ領域のデータ
領域は、例えば１ワード（４バイト）を格納単位とする
64ワードのメモリ容量を持ち、この64個の格納単位が６
ビットのアドレス情報により指定されることになる。そ
して、このバッファ領域は、内部バス25からシステムバ
ス22へのデータ転送のためのものとして１面備えていく
構成を採るものに限られずに、複数面備えていく構成を
採ることが可能であり、また、システムバス22から内部
バス25へのデータ転送のためのものとしても、複数面備
えていく構成を採ることが可能である。

このように構成されるバス制御ユニット１にあって、
他プロセッサモジュール20にデータを転送していく場
合、内部バス制御部３は、第６図に示すように、先ず最
初に、自プロセッサモジュール20のローカルストレージ
ユニット24から転送対象のデータをフェッチしてデュア
ルポートRAMの対応するバッファ領域に格納（図中の
）し、次に、このフェッチしたデータの長さを含むコ
マンドを生成してそのバッファ領域に格納（図中の）
し、続いて、システムバス制御部４に送信要求信号を発
行（図中の）する。そして、この送信要求信号を受け
取ると、システムバス制御部４は、内部バス制御部３に
より格納されたコマンドを読み出してシステムバス22に
送出（図中の）し、続いて、コマンド内に示される転
送長分だけデータ領域に格納されたデータをシステムバ
ス22に送出（図中の）することで、他プロセッサモジ
ュール20へのデータの転送処理を実行していく。

一方、他プロセッサモジュール20からのデータを受け
取る場合、システムバス制御部４は、先ず最初に、受信
したコマンド／ステータスとデータとをデュアルポート
RAMの対応するバッファ領域に格納（図中の）し、
次に、内部バス制御部３に受信完了信号を発行（図中の
）する。そして、この受信完了信号を受け取ると、内
部バス制御部３は、システムバス制御部４により格納さ
れたコマンドを読み出して該コマンド内に示される転送
長情報の読出処理（図中の）を実行し、続いて、その
読み出した転送長分だけデータ領域内に格納されたデー
タを読み出して、内部バス25を経由してローカルストレ
ージユニット24に転送（図中の）することで、他プロ
セッサモジュール20からの転送データの受信処理を実行
していく。

この転送処理を実行する際に、本発明では、従来技術
で備えていたデータ長レジスタ34,38（第９図参照）に
代えて、第１図で説明した先頭アドレス生成手段7,11を
備えることで、バス制御ユニット１のハードウェア量の
削減を図るとともに、従来技術で備えていたコンパレー
タ36,40（第９図参照）に代えて、第１図で説明したラ
スト検出手段8,12を備えることで、バス制御ユニット１
のハードウェア量の削減を図るよう構成するものであ
る。

第７図に、この先頭アドレス生成手段7,11の一実施
例、第８図に、このラスト検出手段8,12の一実施例を図
示する。

本発明の備える先頭アドレス生成手段7,11は、第７図
に示すように、“転送データ長−1"や“コマンド内デー
タ長”の表すビットデータを反転するインバータゲート
でもって構成される。ここで、内部バス制御部３の備え
る先頭アドレス生成手段７は、システムバス22側にデー
タを転送していく場合には、“転送データ長−1"の表す
ビットデータを反転させていくとともに、システムバス
制御部４の受信したデータを内部バス25側に転送してい
く場合には、“コマンド内データ長”の表すビットデー
タを反転させていき、一方、システムバス制御部４の備
える先頭アドレス生成手段11は、システムバス22側にデ
ータを転送していく場合と、転送されてくるデータを受
信していく場合の双方の場合において、“コマンド内デ
ータ長”の表すビットデータを反転させていくよう処理
するものである。

すなわち、内部バス制御部３の先頭アドレス生成手段
７は、内部バス制御部３の図示しないハードウェア機構
が“転送データ長”を決定すると、この“転送データ
長”が例えば“000010"という２ワードのものであると
きには、インバータ機構により“000010"から“1"引い
た“000001"を反転させて“111110"を算出していくよう
処理し、一方、６ビットでもって64ワードまでの転送長
の長さを表現できるようにするために、通信先のプロセ
ッサモジュール20の内部バス制御部３が“転送データ長
−1"のビット表現を“コマンド内データ長”として用い
るようにしていることに対応させて、システムバス制御
部４から例えば“000001"という２ワードの“コマンド
内データ長”を受け取るときには、インバータ機構によ
りこの“000001"を反転させて“111110"を算出していく
よう処理する。そして、システムバス制御部４の先頭ア
ドレス生成手段11は、通信元のプロセッサモジュール20
から例えば“000001"という２ワードの“コマンド内デ
ータ長”を受け取るときと、内部バス制御部３から例え
ば“000001"という２ワードの“コマンド内データ長”
を受け取るときには、インバータ機構によりこの“0000
01"を反転させて“111110"を算出していくよう処理する
のである。

ここで記述した内部バス制御ユニット３の行う“転送
データ長”の決定処理について具体的に説明するなら
ば、バス制御ユニット１の備える図示しないDMAが、デ
ュアルポートRAM2aのデータ領域の大きさである64ワー
ドずつのデータをローカルストレージユニット24からフ
ェッチしていく構成を採って、最後に残された64バイト
以下のデータをフェッチしていく構成を採る場合には、
内部バス制御部３は、最後の１つのフェッチについて
は、そのフェッチしたデータ長を“転送データ長”とす
るとともに、それ以外のフェッチについては、64ワード
を指定する“1000000"を“転送データ長”とするように
扱うのである。

このように構成される先頭アドレス生成手段7,11を備
えることで、従来技術で備えていたアドレスレジスタ3
3,37（第９図参照）に相当して備えられる第１図のアド
レスレジスタ5,9に、この先頭アドレス生成手段7,11の
出力するアドレス情報をセットして、そのセットしたア
ドレス位置から転送データを書き込んでいくように処理
することで、書込対象の転送データの最終データがデュ
アルポートRAM2aの対応するデータ領域の最終アドレス
位置に書き込まれることになり、従って、その転送デー
タの格納領域が確定されることになる。これから、先頭
アドレス生成手段7,11の出力するアドレス位置からデュ
アルポートRAM2aの最終アドレス位置までの範囲に格納
されている転送データを読み出していくことで、正確な
転送データの読み出しが可能になるのである。

転送データの最終データがデュアルポートRAM2aのデ
ータ領域の最終アドレス位置に書き込まれたか否かの判
断や、最終アドレス位置から読み出された否かの判断
は、書込処理／読出処理の進行とともにインクリメント
していくアドレスレジスタ5,9のアドレス情報が最終ア
ドレスである“111111"に達したか否かを検出すること
で実行される。第８図に示すラスト検出手段8,12は、こ
の検出処理のために備えられるものであって、アドレス
レジスタ5,9の各ビット値が“1"を表示しているか否か
を検出するANDゲートで構成される。

このように、本発明では、従来技術で備えていたフリ
ップフロップ回路により構成されるデータ長レジスタ3
4,38（第９図参照）に代えて、第７図に示すようなイン
バータゲートにより構成される先頭アドレス生成手段7,
11を備えることで足りるとともに、従来技術で備えてい
た排他的NORゲートにより構成されるコンパレータ36,40
（第９図参照）に代えて、第８図に示すようなANDゲー
トにより構成されるラスト検出手段8,12を備えることで
足りることから、バス制御ユニット１のハードウェア量
を従来より大きく削減できるようになるのである。

〔発明の効果〕

以上説明したように、本発明によれば、システムバス
との間のインタフェース処理に用いるバス制御ユニット
のバッファを少ないハードウェア量でもって制御できる
ようになる。これから、バス制御ユニットのハードウェ
ア量を削減できるので、バス制御ユニットをより実用的
なものにできるのである。

【図面の簡単な説明】

第１図は本発明の原理構成図、 第２図は本発明を実装するマルチプロセッサシステムの
システム構成図、 第３図はプロセッサモジュールの構成の説明図、 第４図はバス制御ユニットの構成の説明図、 第５図はデュアルポートRAMの構成の説明図、 第６図はバス制御ユニットの実行する処理手順の説明
図、 第７図は先頭アドレス生成手段の一実施例、 第８図はラスト検出手段の一実施例、 第９図及び第10図は従来技術の説明図である。 図中、１はバス制御ユニット、２はバッファ、３は内部
バス制御部、４はシステムバス制御部、５はアドレスレ
ジスタ、６はインクリメント手段、７は先頭アドレス生
成手段、８はラスト検出手段、９はアドレスレジスタ、
10はインクリメント手段、11は先頭アドレス生成手段、
12はラスト検出手段である。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】転送先からの転送データを受信してバッフ
   ァ（２）に書き込んでいくとともに、該バッファ（２）
   から転送データを読み出して転送先に送信していくバッ
   ファ制御方式において、 上記バッファ（２）に書き込まれる転送データのデータ
   長が指定されるときに、書込領域の最終アドレスと該デ
   ータ長とから、該転送データの最終データが該最終アド
   レス位置に書き込まれることになる該転送データの先頭
   データの書込アドレス位置情報を生成する先頭アドレス
   生成手段（7,11）と、 上記バッファ（２）に書き込まれる転送データの書込ア
   ドレス位置が、書込領域の最終アドレスと一致するか否
   かを検出するラスト検出手段（8,12）と、 転送元からの転送データを、上記先頭アドレス生成手段
   （7,11）の生成する書込アドレス位置から上記バッファ
   に書き込んでいくとともに、上記ラスト検出手段（8,1
   2）により最終アドレス位置への書き込みが検出される
   ときに、その書込処理を終結する書込手段（13,14）と
   を備えることを、 特徴とするバッファ制御方式。