JPH04218853A - データ転送方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は計算機システムにおける
データの転送方法に係り、さらに詳しくはバッファとし
て先入れ先出しメモリ（ＦＩＦＯ）を持つ入力装置から
メモリへ、またメモリからバッファとして先入れ先出し
メモリ（ＦＩＦＯ）を持つ出力装置への直接データ転送
を効率的に行うデータ転送方式に関する。

【０００２】近年コンピュータシステムの高速化および
大型化が進み、非常に大きな問題が取り扱われるように
なってきた。これに伴って取り扱うデータ量も膨大とな
り、データの入出力速度が計算機システムの性能を左右
することも多くなった。また並列計算機のようなシステ
ム構成をとる場合には、計算エレメント（ＰＥ）の間で
情報交換のためのデータ転送が大量に行われる。

【０００３】このように高速な計算機システムの実現の
ために、データ入出力をより高速にまた効率よく実現す
ることが望まれている。

【０００４】

【従来の技術】計算機システムにおいて、中央処理装置
を介することなくメモリと入出力装置との間で直接にデ
ータ転送を行う直接メモリアクセス（ＤＭＡ）方式は現
在広く用いられている。

【０００５】図２０はＤＭＡ方式を用いるプロセッサシ
ステムの従来例の構成ブロック図である。同図において
入力デバイス１からメモリシステム２へ、またメモリシ
ステム２から出力デバイス３に、共有バス４を介して直
接メモリアクセス制御部（ＤＭＡＣ）５の制御のもとに
データ転送が行われる。共有バス４にはシステム全体を
制御するプロセッサ６が接続され、入力デバイス１の内
部には入力データを格納するための先入れ先出し（ＦＩ
ＦＯ）メモリ７が、また出力デバイス３の中には出力デ
ータを格納するための先入れ先出し（ＦＩＦＯ）メモリ
８が備えられている。

【０００６】図２０において、入力デバイス１内のＦＩ
ＦＯ７にデータが存在する時には要求線■がアクティブ
となり、ＤＭＡＣ５に対して転送要求が出される。ＤＭ
ＡＣ５はメモリ書き込み線■と読み出し線■とをアクテ
ィブにしてデータ転送を行わせる。また出力デバイス３
内のＦＩＦＯ８に空きが存在すると要求線■がアクティ
ブとなり、ＤＭＡＣ５に転送要求が出される。ＤＭＡＣ
５はメモリ読み出し線■と書き込み線■とをアクティブ
にして、メモリシステム２から出力デバイス３へのデー
タ転送を行わせる。これらの転送単位は一般にＤＭＡＣ
５を初期設定した時点で決定されており、入力デバイス
１内のＦＩＦＯ７にいくつデータが存在しても、また出
力デバイス３内のＦＩＦＯ８にいくつ空きが存在しても
初めに決められた転送単位でデータ転送が行われる。

【０００７】メモリシステムを実現するにあたって、メ
モリへのアクセスアドレスによって転送可能なデータサ
イズが異なり、従ってデータの転送速度が異なることが
一般的である。図２１はメモリの例である。同図におい
て１つの長方形領域は１ワード（４バイト）のデータ格
納領域を示し、長方形内の数字は簡単のために１０進法
で表現したアドレスを示している。

【０００８】図２１で４ワードのデータ転送はアクセス
アドレスが０，４，８，・・・からでなくては行うこと
ができず、また２ワードのデータ転送はアドレス０，２
，４・・・からアクセスすることはできるが、アドレス
１，３等からアクセスすることはできないことになる。 このようにメモリアクセスアドレスによってデータ転送
可能サイズが異なることを、ここではメモリがアドレス
アラインメントを持つと呼ぶことにする。

【０００９】図２２は１ワード（４バイト）幅のバスに
接続されているメモリシステムにおける読み書きの性質
の具体例である。図には１，２バイト、および１，２，
４ワードのデータに対して転送可能なアドレスアライン
メントと、そのサイズのデータ転送に必要なサイクル数
が例として示されている。なお、ここでＡ〔Ｘ：Ｙ〕は
アドレスのビットＸからＹまでの値をあらわす。

【００１０】１バイトのデータ転送はアクセスアドレス
がどのような値であっても可能であり、転送に必要なサ
イクル数は３である。また２バイトのデータ転送はアク
セスアドレスの０ビット目、すなわち最下位ビットが０
である時に可能であり、転送に必要なサイクル数は３で
ある。

【００１１】１ワードのデータ転送はアクセスアドレス
の第０ビットと第１ビット、すなわち最下位ビットとそ
の上位ビットとが０である時に可能となり、転送に必要
なサイクル数は３となる。また４ワードのデータ転送は
アクセスアドレスの最下位から計４ビットの値が全て０
である時に可能となり、転送に必要なサイクル数は６で
ある。従って、例えば４ワードのデータを転送する場合
に１ワードずつ４回転送すれば転送に必要なサイクル数
は１２となるが、４ワードを１回で転送すればサイクル
数は６となる。

【００１２】

【発明が解決しようとする課題】図２０で説明した従来
例ではデータの転送サイズはあらかじめ決められている
。このデータ転送量を共通バスの専有時間をできるだけ
少なくして最も効率よく転送するためには、図２２の場
合には４ワード単位で転送すればよいことになる。しか
しながら、この場合にはアドレスアラインメントをそろ
える必要があり、また転送データの総量も４ワードの倍
数としなければならないという２つの条件があり、実際
にこの２つの条件を満たしながらデータ転送を行うのは
困難であるという問題点があった。

【００１３】本発明は、アドレスアラインメントを揃え
ることと転送データの総量を例えば４ワードの倍数にす
るという２つの条件を満足させることなく、入力デバイ
スからメモリ、メモリから出力デバイスへのデータ転送
を効率化することを目的とする。

【００１４】

【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。同図はメモリと入出力装置との間で直接
にデータ転送を行う直接メモリアクセス方式のシステム
におけるデータ転送方式の原理ブロック図である。　　
同図１（ａ）　は第１の発明の入力装置からメモリへの
データ転送方式、の原理ブロック図である。

【００１５】メモリ９はアクセスされるアドレスにより
転送可能なデータのサイズが異なるメモリ、すなわち前
述のアドレスアラインメントを有するメモリである。入
力装置１３はメモリ９と共通バス１１によって接続され
、メモリ９への入力データを蓄積するバッファ、例えば
先入れ先出し（ＦＩＦＯ）メモリ１２を有し、そのバッ
ファ１２に蓄積されている入力データ蓄積量を後述する
メモリ書き込み制御手段１４に出力する。

【００１６】メモリ書き込み制御手段１４は、例えば直
接メモリアクセス制御部（ＤＭＡＣ）であり、入力装置
１３が出力する入力データ蓄積量とメモリ９へのアクセ
スアドレスとによって、例えば前述のアドレスアライン
メントをチェックすることによりデータの転送サイズを
決定し、その転送サイズのデータの入力装置１３からメ
モリ９への転送を制御する。

【００１７】図１（ｂ）　は第２の発明のメモリから出
力装置へのデータ転送方式の原理ブロック図である。メ
モリ１０はアクセスされるアドレスにより転送可能なデ
ータサイズが異なるメモリである。出力装置１７は入力
装置１３と同様に共通バス１５によってメモリ１０と接
続され、メモリ１０からの出力データを蓄積するバッフ
ァ、例えば先入れ先出し（ＦＩＦＯ）メモリ１６を有し
、そのバッファ１６の空き量を後述のメモリ読み出し制
御手段１８に出力する。

【００１８】メモリ読み出し制御手段１８は出力装置１
７が出力するバッファの空き量とメモリ１０へのアクセ
スアドレスとに基づき、例えばアドレスアラインメント
をチェックしてデータの転送サイズを決定し、その転送
サイズのデータのメモリ１０から出力装置１７への転送
を制御する。空き量が転送サイズを越えた時はじめて転
送が起こる。

【００１９】第３の発明は図１（ａ）　とその構成は同
一であり、メモリ書き込み制御手段１４が入力装置の出
力する入力データ蓄積量と前記メモリへのアクセスアド
レスと前記転送するデータの残りのデータ量とによりデ
ータの転送サイズを決定し、その転送サイズのデータの
入力装置からメモリへの転送を制御する。データ蓄積量
が転送サイズを越えた時はじめて転送が起こる。

【００２０】また、第４の発明は図１（ｂ）　とその構
成は同一であり、メモリ読み出し制御手段は出力装置の
出力するバッファ空き量と、メモリへのアクセスアドレ
スと前記転送するデータの残りのデータ量とによりデー
タの転送サイズを決定し、該転送サイズのデータの該メ
モリから出力装置への転送を制御する。

【００２１】

【作用】第１の発明においては入力装置１３内のバッフ
ァ１２にいくつのデータがあるかがメモリ書き込み制御
手段１４に通知され、メモリ書き込み制御手段１４はメ
モリのアドレスアラインメントをチェックして入力装置
１３からメモリ１０へのデータの転送サイズを決定する
。また第２の発明においてはメモリ読み出し制御手段１
８は同様に出力装置１７内のバッファ、例えばＦＩＦＯ
１６にいくつ空きの領域があるかを求め、メモリのアド
レスアラインメントをチェックして、メモリ１０から出
力装置１７へのデータの転送サイズを決定する。

【００２２】入力装置１３から書き込み制御手段１４へ
、また出力装置１７からメモリ読み出し制御手段１８に
対してそれぞれ複数の要求線が接続され、例えば入力装
置１３からの複数の要求線はそれぞれ例えばＦＩＦＯ内
のデータが１ワード以上、２ワード以上、４ワード以上
のいずれであるかを示す要求線として用いられる。

【００２３】また、第３、第４の発明では残り転送デー
タ量を先ず判断し、その得られた値と、アドレスアライ
メントとから転送サイズを決定し、そのサイズで転送で
きる場合のみ転送している。第３の発明ではこの転送は
バッファに転送できるデータ量が存在する場合になされ
、また第４の発明ではその転送はバッファに格納できる
量分の空きが存在する場合になされる。

【００２４】以上により、本発明においては例えば入力
装置内のバッファに蓄積されているデータ量とメモリの
アドレスアラインメントのチェックとにより、転送効率
ができるだけ大きくなるようにデータの転送サイズが自
動的に決定される。

【００２５】

【実施例】図２は本発明の実施例の入力デバイス２１か
ら直接メモリアクセス制御部（ＤＭＡＣ）への要求線と
出力デバイス２２からＤＭＡＣへの要求線の説明図であ
る。プロセッサシステムの構成はこれらの要求線がそれ
ぞれ複数となるとともにＤＭＡＣがそれらの要求線に対
する動作以外は、図２０の従来例と同様である。

【００２６】図２において、入力デバイス２１からの３
本の要求線は入力デバイス２１内の入力ＦＩＦＯ２３内
のデータ蓄積量が１ワード以上、２ワード以上、または
４ワード以上のいずれであるかをＤＭＡＣに通知するも
のである。また出力デバイス２２からの３本の要求線は
出力ＦＩＦＯ２４のデータの空き量が１ワード以上、２
ワード以上、あるいは４ワード以上のいずれであるかを
通知するためのものである。これらの要求線はデータ転
送単位として１，２，４ワードのいずれかが可能である
場合に対応しているが、データの転送可能単位がこれに
限定されないことは当然である。

【００２７】図３は直接メモリアクセス制御部（ＤＭＡ
Ｃ）の実施例のブロック図である。同図において転送カ
ウントレジスタ２６は、例えば１０ワードを１ブロック
とする場合に１つのブロックのデータが全て転送された
か否かをチェックするために、複数のブロックにまたが
ることなく転送可能な残りの転送データ数、例えば８ワ
ードのデータが既に転送された場合には２ワードを、転
送可能な残りの転送データ数として保持する。サイズレ
ジスタ２７は後述する転送サイズ決定論理３０によって
出力されるデータ転送サイズを一時的に保持し、またア
ドレスレジスタ２８はＤＭＡアドレスを一時的に保持す
るものであり、サイズレジスタ２７、アドレスレジスタ
２８はそれぞれ１クロック分データを保持する。

【００２８】次アドレス決定論理２９はサイズレジスタ
２７の出力するデータ転送サイズとアドレスレジスタ２
８の出力するＤＭＡアドレスとを加算して次のメモリア
クセスアドレスを決定するものであり、また転送サイズ
決定論理３０は転送カウントレジスタ２６の保持する転
送可能な残りの転送データ数と入力装置からの入力デー
タ蓄積量、またはバッファの空き量を示す転送要求線を
介した信号、および次アドレス決定論理２９の出力する
次のメモリアクセスアドレスとを用いてデータ転送サイ
ズを決定し、サイズレジスタ２７にその値を出力する。

【００２９】この他に、直接メモリアクセス制御部２５
はバスアクセスシーケンサ３１を有し、読出線、書込線
にはこのバスアクセスシーケンサ３１より読み出し信号
、書き込み信号が出力され、入力デバイス２１からの読
み出し並びに出力デバイス２２への書き込みを制御する
。

【００３０】図４は直接メモリアクセス制御部（ＤＭＡ
Ｃ）の転送サイズ決定論理３０の処理第１の実施例のフ
ローチャートである。同図において処理が開始（ＳＴＡ
ＲＴ）されると、まずステップＳ３０でメモリへのデー
タ入力かメモリからのデータ出力かが判定され、メモリ
へのデータ入力の場合にはステップＳ３１で入力デバイ
ス２１内の入力ＦＩＦＯ２３に蓄積されているデータが
４ワード以上であるか否かが判定され、４ワード以上の
場合にはステップＳ３２で１ブロック内の残りの転送デ
ータ数が４ワード以上であるか否かが判定される。

【００３１】この判定結果が４ワード以上の場合には、
ステップＳ３３で４ワードの転送が可能か否かがアドレ
スアラインメントのチェックによって判定される。すな
わち、図２２で説明したようにメモリアクセスアドレス
の最下位ビットから計４ビットの全てが０であるか否か
が判定され、全て０である場合（ＹＥＳ）にはステップ
Ｓ３４で４ワードの転送が決定される。

【００３２】尚、図中Ａ１〜Ａ６はフローの接続を表わ
す接続端子である。ステップＳ３２で１ブロック内の残
りの転送データが４ワード以上でない時（ＮＯ）、およ
びステップＳ３３でアドレスアライメントのチェック４
ワードの転送ができないと判定された時（ＮＯ）には、
ステップＳ３５でブロック内の残りの転送データが２ワ
ード以上であるか否かが判定され、以上の場合にはＳ３
６で２ワード転送のためのアドレスアライメントのチェ
ックが行われる。すなわち図２２で説明したように、ア
クセスアドレスの最下位ビットから計３ビットが全て０
であるか否かが判定され、全て０の場合（ＹＥＳ）には
ステップＳ３７で２ワード転送が決定される。

【００３３】一方、ステップＳ３５でブロック内の残り
の転送データが２ワード以上でない時（ＮＯ）、および
ステップＳ３６で２ワード転送ができないと判定された
時には、ステップＳ３８でブロック内の残りの転送デー
タが１ワード以上であるか否かが判定され、１ワード以
上の時（ＹＥＳ）にはステップＳ３９で１ワード転送が
決定される。１ワード以上でない時には転送なしがステ
ップＳ４０で決定される。

【００３４】ステップＳ３１でＦＩＦＯ内のデータが４
ワード以上でないと判定（ＮＯ）されると、続いてステ
ップＳ４１でＦＩＦＯ内のデータが２ワード以上である
か否かが判定される。２ワード以上である時には前述の
ステップＳ３５以降と全く同様の処理がステップＳ４２
から繰り返され、ステップＳ４４の２ワード転送、ステ
ップＳ４６の１ワード転送、ステップＳ４７の転送なし
のいずれかが決定される。

【００３５】ステップＳ４１でデータが２ワード以上で
ないと判定（ＮＯ）されると、ステップＳ４８でＦＩＦ
Ｏ内のデータが１ワード以上であるか否かが判定され、
１ワード以上の時（ＹＥＳ）には前述のステップＳ３８
〜Ｓ４０までと同様の処理がステップＳ４９〜５１にお
いて繰り返され、１ワード転送、または転送なしが決定
される。またステップＳ４８でＦＩＦＯ内のデータが１
ワード以上でないと判定された時（ＮＯ）にはステップ
Ｓ５２で転送なしが決定される。

【００３６】一方、図４のステップＳ３０でメモリから
のデータ出力と判定されると、図３の転送カウントレジ
スタ２６の保持する１ブロック内の残りの転送データが
４ワード以上であるか否かがステップＳ６１で判定され
、４ワード以上の時にはステップＳ６２で４ワードの転
送に対するアドレスアラインメントがチェックされ、ア
ラインメントが満足される時にはステップＳ６３で出力
デバイス２２内の出力ＦＩＦＯ２４の空きが４ワード以
上であるか否かが判定され、４ワード以上の時（ＹＥＳ
）にはＳ６４で４ワード転送が決定される。

【００３７】ステップＳ６２でアドレスアラインメント
が満足されない時（ＮＯ）、およびステップＳ６３でＦ
ＩＦＯの空きが４ワード以上でない時（ＮＯ）には、ス
テップＳ６５で２ワードの転送に対するアドレスアライ
ンメントがチェックされ、これが満足される時（ＹＥＳ
）にはステップＳ６６でＦＩＦＯの空きが２ワード以上
であるか否かが判定され、２ワード以上の時（ＹＥＳ）
にはステップＳ６７で２ワード転送が決定される。

【００３８】ステップＳ６５でアドレスアラインメント
が満足されない時（ＮＯ）、またはステップＳ６６でＦ
ＩＦＯの空きが２ワード以上でない時（ＮＯ）にはステ
ップＳ６８でＦＩＦＯの空きが１ワード以上か否かが判
定され、１ワード以上の時（ＹＥＳ）にはステップＳ６
９で１ワード転送が決定され、１ワード以上でない時（
ＮＯ）にはステップＳ７０で転送なしが決定される。

【００３９】ステップＳ６１で残りの転送データが４ワ
ード以上でないと判定（ＮＯ）されると、ステップＳ７
１で１ブロック内の残りの転送データが２ワード以上で
あるか否かが判定される。２ワード以上の時（ＹＥＳ）
には、ステップＳ７２からＳ７７において、ステップＳ
６５〜Ｓ７０までと同様にして２ワード転送、１ワード
転送、または転送なしのいずれかが決定される。

【００４０】ステップＳ７１で残りの転送データが２ワ
ード以上でない時には、ステップＳ７８でブロック内の
残りの転送データが１ワード以上か否かが判定され、１
ワード以上の時には、ステップＳ７９〜Ｓ８１において
、ステップＳ６８〜Ｓ７０と同様に１ワード転送、また
は転送なしが決定される。更にＳ７８で残りの転送デー
タが１ワード以上でない時にはＳ８２で転送なしが決定
される。

【００４１】図７は図３における次アドレス決定論理２
９の処理実施例のフローチャートである。図において処
理が開始されると、まずステップＳ９１でサイズレジス
タ２７からの転送サイズの入力を受け取り、ステップＳ
９２で転送サイズとアドレスレジスタ２８の出力と一致
する現在のアクセスアドレスとを加算して次のアクセス
アドレスを求め、処理を終了する。

【００４２】図８は直接メモリアクセス制御部２５のバ
スアクセスシーケンサ３１の動作フローチャートである
。本発明の実施例はメモリ入出力装置間の直接転送を行
うものであり、バスアクセスシーケンサ３１は、１ワー
ドや他の一連のワードを転送開始し（Ｓｔａｒｔ：Ｓ９
３でＹＥＳ）すると、先ずアドレスを出力（Ｓ９４）し
、その時の転送サイズが１ワードならば、続いてＤａｔ
ａの出力を指示する（Ｓ９５）。４ワード、２ワードの
場合にはアドレス出力の後、それぞれ、４回、２回のＤ
ａｔａ出力、ＡＣＫ確認が行われる。このＤａｔａの出
力の指示は例えばメモリから入出力装置への転送である
ならばメモリから出力するデータを取り込む処理である
。また入出力装置からメモリへの転送であるならば入出
力装置よりの出力指示である。続いて処理Ｓ９５の後に
ＡＣＫが入力したかを判別（Ｓ９６）し、ＡＣＫが入力
していない時（ＮＯ）には再度Ｓ９５より繰り返す。 ＡＣＫは後述するが、メモリより出力されるものであり
、入力と出力とでＡＣＫの出すタイミングは異なる。

【００４３】図９は入出力デバイス４０の構成図である
。直接メモリアクセス制御部（ＤＭＡＣ）より出力され
る読み出し信号、書き込み信号はバスアクセスシーケン
サ４１にそれぞれ加わる。図２においては入力デバイス
、出力デバイスを別々に設けて説明したが、図９におい
ては、それらを１組としたデバイスとしている。バスア
クセスシーケンサ４１は読み出し信号や書き込み信号が
加わった時に、バス制御信号に対応してバッファ（入出
力ＦＩＦＯ）４２よりデータバスへデータを出力したり
、データバスの内容をバッファ４２に取り込む制御を行
う。すなわち、バスアクセスおよびネットワークアクセ
スのデータ転送サイズを認識し、そのバスアクセスにお
いて、データがあと何ワード転送されるかを状態表示決
定論理回路４３に出力する。この値を残りサイズと呼び
、４，３，２，１，０の値をとる。

【００４４】図１０、図１１はバッファ状態とデバイス
状態を説明するタイミングチャートである。図１０は出
力デバイスとして動作する時において、バッファの空き
が６ワードのときに４ワードのデータが書き込まれた場
合と、図１１は入力デバイスとして動作する時において
６ワードのデータが有する時に４ワードのデータか読み
出された場合のタイミングチャートである。尚、図中、
データの読み出しやデータの書き込みにはそれぞれ４サ
イクルかかるとしている。バッファ状態は実際にデータ
の入出力が行われた時点で変化し、状態表示決定論理回
路４３によって要求信号が直接メモリアクセス制御部２
５に加わり、それに対応したＤＭＡ動作が開始した時点
で、デバイス状態表示が最終状態に変化している。この
変化により、直接メモリアクセス制御部２５は次のアク
セスの決定を先行して行うことができる。なお、状態表
示は出力デバイスの時は空きの量、入力デバイスの時は
データの量である。

【００４５】状態表示決定論理回路４３は、バスアクセ
スシーケンサ４１より加わるネットワーク及びバスアク
セスの状態信号により、バッファ状態表示を減し、デバ
イスのバッファ状態として出力する。すなわち要求線と
して出力する。

【００４６】図１２は入出力デバイスのバスアクセスシ
ーケンサ４１のフローチャートである。直接メモリアク
セス制御部２５より入力や出力すなわちリードやライト
の指示があるかを判別し（Ｓ１００）、それらの指示が
加わるまで順次その判別を繰り返す。リードの指示が入
力した時（Ｒ）には、データの転送サイズが４ワードで
あるかを判別Ｓ１０１する。４ワードでない時（Ｎ）に
は続いて２ワードであるかを判別Ｓ１０２する。２ワー
ドでない時には１ワードをリードする処理ＲＤＡＴＡを
実行する。図１３はリード処理ＲＤＡＴＡのフローチャ
ートである。この処理ＲＤＡＴＡは１ワードのデータを
バスに出力Ｓ１１０し、メモリからＡＣＫが出力された
かを判別Ｓ１１１する。判別Ｓ１１１はＡＣＫが入力す
るまで繰り返される。そしてＡＣＫを検出した時（Ｙ）
、処理ＲＤＡＴＡを終了（ＲＥＴ）する。

【００４７】図１２における判別Ｓ１０２においてデー
タのサイズが２ワードであると判別した時（Ｙ）にはリ
ード処理ＲＤＡＴＡ（ＲＤ２）より行う。このリード処
理ＲＤ２の後リード処理ＲＤ１を実行し、合計２ワード
のリードを行う。また、判別Ｓ１０１において４ワード
のリードであると判別した時（Ｙ）には、リード処理Ｒ
Ｄ３，ＲＤ４，ＲＤ２，ＲＤ１を行う。リード処理ＲＤ
１〜ＲＤ４はそれぞれ１ワードを転送する処理であり、
この４個のリード処理ＲＤ３，ＲＤ４，ＲＤ２，ＲＤ１
によって合計４ワードの転送となる。

【００４８】一方、判別Ｓ１００において、ライトであ
ると判別した時（Ｗ）には、ライトするデータのサイズ
が４ワードであるかを判別Ｓ１０３し、４ワードでない
時（Ｎ）には、２ワードであるかを判別（Ｓ１０４）し
、２ワードでない時には１ワードのライト処理ＷＤ１を
実行する。

【００４９】例えば、サイズが４ワードであったときに
は、リード処理ＲＤ３によって残りサイズが３ワードと
なり、続いてリード処理ＲＤ４で残りサイズ２ワードと
なり、順次リード処理ＲＤ２，ＲＤ１で残りサイズが１
ワード、０となる。

【００５０】図１４は１ワードのライト処理ＷＤＡＴＡ
のフローチャートである。ライト処理を開始するとＡＣ
Ｋが出力されたかを判別Ｓ１１２し、ＡＣＫがメモリよ
り出力されるまで、この判別Ｓ１１２を繰り返す。ＡＣ
Ｋが出力された時にデータを入力し（Ｓ１１３）処理を
終了する。

【００５１】一方、図１２の判別Ｓ１０４において２ワ
ードであると判別した時（Ｙ）には、ライト処理ＷＤ２
を実行した後ライト処理ＷＤ１を実行する。また、判別
Ｓ１０３において４ワードであると判別した時（Ｙ）に
は、ライト処理ＷＤ３，ＷＤ４，ＷＤ２，ＷＤ１を実行
する。

【００５２】そして、リード処理ＲＤ１やライト処理Ｗ
Ｄ１の後は再度判別Ｓ１００より実行する。図１５はデ
バイス・メモリアクセスのタイミングチャートである。 デバイス読み出し時には先ずデバイス読み出信号とメモ
リ書き込み信号とを出力するとともに、この間バス上の
アドレスが確定する。そして、バス上にデータを出力し
、メモリからＡＣＫが出力された時１ワードのデータの
転送が終了する。また、デバイス書き込み時にはデバイ
ス書き込み信号とメモリ読み出し信号とが出力されそれ
と同時にこの間バスにアドレスが確定する。そしてバス
上にメモリがデータを出力し、データ確定時にＡＣＫを
出力する。

【００５３】前述した本発明の実施例においては入出力
デバイスから加わる要求に対応して転送すべきデータ量
を決定している。これらの入出力デバイスから加わる要
求は順次変化する。例えば、１ワード単位で入出力する
ような入出力デバイスでは１回の入出力動作で１ワード
を転送するのでＤＭＡＣに対しては入出力動作終了後た
だちに１ワードの転送要求を発生する。そして、その要
求に対応して直ちにＤＭＡＣが動作しなかった場合には
次の１ワードが転送され、２ワードの要求を発生する可
能性がある。しかしこのように少ないワード数で入出力
する入出力デバイスにおいては、特に１ワード以下で入
出力する入出力デバイスにおいては要求信号が少ないワ
ード数で発生する。例えば４ワード転送以上がバスの使
用効率を高めて転送できるのに対して、１ワード等で順
次要求が加わるとＤＭＡＣがその要求に応答してしまう
のが殆どである。このため、前述した実施例は同時にデ
ータを転送する量が多い入出力デバイスに効果を発して
いたが、少ない場合にはその効果は小さい、以下では少
ないワード数、例えば１ワード単位で入出力する入出力
デバイスであってもバスの使用効率を高める方法を本発
明の第２の実施例を用いて説明する。この第２の実施例
ではデータ転送サイズ決定論理によって、残りのデータ
量とメモリアライメントから算出される量大転送可能サ
イズと、デバイスのバッファの空き或いは受信データの
量とが一致しない等の場合に転送を待たせるものである
。

【００５４】すなわち、データ転送を待たせて、４ワー
ド転送などを行い、一連のデータ転送に要するバスサイ
クル数を最小にしている。例えば、４ワードアライメン
トから始まる１０ワードのデータを送る場合、前述の第
１の実施例では、４ワード＋２ワード＋２ワード・・・
や、４ワード＋１ワード＋１ワード・・・・と様々であ
る。これに対し、最小のバスサイクルは４ワード＋４ワ
ード＋２ワードであり、本発明の第２の実施例はこれを
実現するものである。

【００５５】図１６、図１７、図１８は、直接メモリア
クセス制御部（ＤＭＡＣ）内の転送サイズ決定論理３０
の転送ワード決定のフローチャートである。尚、図中Ｂ
１〜Ｂ６は処理がつながっていることをそれぞれ表わす
接続子である。転送の要求が加わると、実行を開始（Ｓ
ＴＡＲＴ）し、先ず入力であるか出力であるかを判別す
るＳ１２０。入力の時（入力）には、残りの転送データ
が４ワード以上であるかを判別（Ｓ１２１）し、４ワー
ド以上でない時（ＮＯ）には２ワード以上であるかを判
別（Ｓ１２２）し、２ワード以上でない時には１ワード
以上であるかを判別する（Ｓ１２３）。残りの転送デー
タが１ワード以上でない時（ＮＯ）には転送なし（Ｓ１
２５）とする。残りの転送データが４ワード以上である
かの判別（Ｓ１２１）で、４ワード以上であると判別し
た時（ＹＥＳ）には、アドレスの下位側０〜３ビットが
全て“０”であるかを判別（Ｓ１２４）する。アドレス
の下位側が０〜３ビットが全て“０”である時（ＹＥＳ
）には、続いてＦＩＦＯのデータが４ワード以上である
かを判別し、４ワード以上残っている時（ＹＥＳ）には
４ワード転送（Ｓ１２７）とする。またＦＩＦＯデータ
が４ワード以上でない時（ＮＯ）には転送なしとする（
Ｓ１２８）。判別Ｓ１２４においてアドレスの下位０〜
３ビットが０でない判別した時（ＹＥＳ）には、アドレ
スの下位０〜２ビットが０であるを判別する（Ｓ１２９
）。アドレスの下位０〜２ビットが０である時（ＹＥＳ
）にはＦＩＦＯのデータが２ワード以上であるかを判別
し（Ｓ１３０）、２ワード以上ある時には２ワード転送
とし（Ｓ１３１）、２ワード以上ない時（ＮＯ）には転
送なしとする（Ｓ１３２）。またアドレスの下位０〜２
ビットが“０”でない時（ＮＯ）にはＦＩＦＯデータが
１ワード以上であるかを判別Ｓ１３３し、１ワード以上
である場合には１ワード転送とし、１ワード以上でない
時には転送なし（Ｓ１３５）とする。

【００５６】また判別Ｓ（１２２）で残りの転送データ
が２ワード以上あると判別した時（ＹＥＳ）には判別処
理Ｓ１２９より、判別（Ｓ１２３）で残りの転送データ
が１ワード以上あると判別した時には判別Ｓ１３３より
実行する。

【００５７】転送なしの決定Ｓ１２５は残りの転送デー
タがない場合であるが他の場合には残りの転送データが
存在しても転送しないと決定している。これは、残りの
転送データに対応してワードの境界になるようにする為
に行うものである。

【００５８】前述では入出力デバイスにおける入力の場
合を説明したが、出力の場合も同様である。判別Ｓ１２
０において、出力と判別した時には、入力時と同様に先
ず残りの転送データが４ワード以上であるかを判別（Ｓ
１４０）し、４ワード以上ない時（ＮＯ）には残りの転
送データが２ワード以上あるかを判別（Ｓ１４１）し、
２ワード以上ない時（ＮＯ）には残りの転送データが１
ワード以上あるか判別（Ｓ１４２）し、１ワード以上な
い時には転送なしと決定（Ｓ１４３）している。また判
別Ｓ１４２で残りの転送データが４ワード以上であると
判別した時には、アドレスの下位０〜３ビットが“０”
であるかを判別（Ｓ１４４）し、“０“である時（ＹＥ
Ｓ）には、ＦＩＦＯの空きが４ワード以上あるかを判別
（Ｓ１４５）し、４ワード以上ある時には４ワード転送
と決定（Ｓ１４６）する。また空きが４ワードない時（
ＮＯ）には、転送なし（Ｓ１４７）とする。本発明の実
施例においては、４ワード以上の残りの転送データが存
在する場合、ＦＩＦＯの空きが４ワード分存在しない時
には転送しないようにしている。そして、４ワード分の
空きが存在した時転送要求信号が再度加わり、この時は
４ワード転送の決定（Ｓ１４６）となる。尚、図２で説
明したごとく、それぞれ４ワード、２ワード、１ワード
の転送要求を出力するので、上述の処理が可能となる。 一方、判別Ｓ１４４でアドレスの下位０〜３ビットが全
て０でないと判別した時（ＮＯ）には、続いてアドレス
の下位０／２ビットが０であるかを判別（Ｓ１４８）し
、０である時にはＦＩＦＯの空きが２ワード以上である
かを判別し、２ワード以上の時には２ワード転送（Ｓ１
５０）とし、２ワード以上ない時には転送なし（Ｓ１５
１）とする。また判別Ｓ１４８でアドレスの下位０〜２
ビットが全ては０でない時（ＮＯ）にはＦＩＦＯの空き
が１ワード以上あるかを判別Ｓ１５２し、１ワード以上
ある時（ＹＥＳ）には１ワード転送と決定（Ｓ１５３）
し、ない時（ＮＯ）には転送なし（Ｓ１５４）と決定す
る。また判別Ｓ１４１で２ワード以上であると判別した
時は判別処理Ｓ１４８より判別Ｓ１４２で１ワード以上
であると判別した時には判別処理Ｓ１５２より実行する
。

【００５９】出力時も入力時と同様であり、残りの転送
データの数に対応して特に４ワード以上、２ワード以上
、１ワード以上に対応してそれぞれの転送を各ワード境
界で行うように選定している。

【００６０】以上の如く転送サイズ決定論理３０は転送
ワード数を決定しているが、転送サイズ決定論理は上述
の転送ワードの決定と同時にその結果をサイズレジスタ
２７に出力している。

【００６１】入出力デバイスの状態表示は図１９に示す
データに図表の如くバッファの状態（図１９においては
バッファは８ワードの容量であり、入力デバイスにおい
てはデータの蓄積ワード数、出力デバイスにおいては空
きワード数をバッファ状態として出力する，（　　）内
はデバイス状態表示を表わしている）と残り転送サイズ
とによって決定している。例えば図１０，１１の場合６
ワードのバッファ状態で４ワード転送が開始された時、
まだデータの転送がない時であるならばその転送で転送
される残りサイズは４ワードであるので、この時のデバ
イスの状態表示を決める決定論理は２となる。また、１
ワード転送した時にはその転送で転送される残りサイズ
は３ワードであってバッファ状態は５となっているので
この時にも決定論理はデバイスの状態表示が２となるよ
うに構成される。以上のように、バッファ状態と残りサ
イズによりデバイスの状態表示をデバイスに対するアク
セスが開始された時点で、そのアクセスが終了した場合
の状態表示が先行して行えるように状態表示決定論理回
路４３を設けることにより、転送前において次の状態を
得ることができ、パイプライン処理化することができる
。

【００６２】以上本発明を詳細に説明したが、本発明は
実施例の１，２，４ワード境界に限るものではなく、他
のワード境界でも同様に応用可能である。

【００６３】

【発明の効果】以上詳細に説明したように、本発明によ
ればアドレスアラインメントや転送データの大きさをあ
らかじめ考慮することなく、入力バッファ（ＦＩＦＯ）
を持つ入力デバイスに対しては効率的なバス転送サイク
ルで直接メモリアクセスを実行し、また出力バッファ（
ＦＩＦＯ）を持つ出力デバイスに対しては最小のバス転
送サイクル数で直接メモリアクセスを実行することが可
能となり、計算機システムにおけるデータ入出力の高速
化、および効率化に寄与するところが大きい。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】入力デバイスと出力デバイスから直接メモリア
クセス制御部への要求線の実施例を示す図である。

【図３】直接メモリアクセス制御部（ＤＭＡＣ）の実施
例の構成を示すブロック図である。

【図４】転送サイズ決定処理実施例のフローチャートで
ある。

【図５】転送サイズ決定処理実施例のフローチャートで
ある。

【図６】転送サイズ決定処理実施例のフローチャートで
ある。

【図７】次アドレス決定論理の処理実施例のフローチャ
ートである。

【図８】バスアクセスシーケンサフローチャートである
。

【図９】入出力デバイスの構成図である。

【図１０】出力デバイスのバッファ状態とデバイス状態
を説明するタイミングチャートである。

【図１１】入力デバイスのバッファ状態とデバイス状態
を説明するタイミングチャートである。

【図１２】バスアクセスシーケンサ２５のフローチャー
トである。

【図１３】リード処理ＤＡＴＡのフローチャートである
。

【図１４】１ワードのライト処理のフローチャートであ
る。

【図１５】デバイス・メモリアクセスのタイミングチャ
ートである。

【図１６】直接メモリアクセス制御部（ＤＭＡＣ）内の
転送サイズ決定論理３０の転送ワード決定のフローチャ
ートである。

【図１７】直接メモリアクセス制御部（ＤＭＡＣ）内の
転送サイズ決定論理３０の転送ワード決定のフローチャ
ートである。

【図１８】直接メモリアクセス制御部（ＤＭＡＣ）内の
転送サイズ決定論理３０の転送ワード決定のフローチャ
ートである。

【図１９】決定論理テーブル図表である。

【図２０】ＤＭＡ方式を用いるプロセッサシステムの従
来例を示す図である。

【図２１】アドレスアラインメントを持つメモリの例を
示す図である。

【図２２】メモリシステムにおける読み書きの性質の具
体例を示す図である。

【符号の説明】

１０　　　　　　メモリ １１，１５　　　　　　共通バス １２，１６　　　　　　バッファ １３　　　　　　入力装置 １４　　　　　　メモリ書き込み制御手段１７　　　　
　　出力装置

Claims (20)

【特許請求の範囲】
1. 【請求項１】　　メモリと入出力装置との間で直接にデ
   ータ転送を行う直接メモリアクセス方式のシステムにお
   いて、アクセスされるアドレスにより転送可能なデータ
   のサイズが異なるメモリ（９）と、該メモリ（９）と共
   通バス（１１）によって接続され、該メモリ（９）への
   入力データを蓄積するバッファ（１２）を有し、該バッ
   ファ（１２）に蓄積されている入力データ蓄積量を出力
   する入力装置（１３）と、該入力装置（１３）の出力す
   る入力データ蓄積量と該メモリ（９）へのアクセスアド
   レスとによりデータの転送サイズを決定し、該転送サイ
   ズのデータの該入力装置（１３）から前記メモリ（９）
   への転送を制御するメモリ書き込み制御手段（１４）と
   を備えたことを特徴とするデータ転送方式。
2. 【請求項２】　　前記入力装置（１３）内のバッファ（
   １２）は先入れ先出し（ＦＩＦＯ）メモリであることを
   特徴とする請求項１記載のデータ転送方式。
3. 【請求項３】　　前記入力装置（１３）は、前記入力デ
   ータ蓄積量の複数の段階に応じて該入力データ蓄積量を
   出力する複数の出力線を前記メモリ書き込み制御手段（
   １４）との間に有することを特徴とする請求項１記載の
   データ転送方式。
4. 【請求項４】　　前記メモリ書き込み制御手段（１４）
   は、複数のブロックにまたがることなく転送可能な残り
   の転送データ数を保持する転送カウントレジスタと、デ
   ータ転送サイズを出力するサイズレジスタと、メモリア
   クセスアドレスを出力するアドレスレジスタと、該サイ
   ズレジスタの出力する転送サイズと該アドレスレジスタ
   の出力とを加算して次のメモリアクセスアドレスを決定
   する次アドレス決定論理と、該転送カウントレジスタの
   保持値と前記入力装置からの入力データ蓄積量と該次ア
   ドレス決定論理の出力とによってデータ転送サイズを決
   定し、該決定サイズを前記サイズレジスタに出力する転
   送サイズ決定論理とを備えたことを特徴とする請求項１
   記載のデータ転送方式。
5. 【請求項５】　　前記転送サイズ決定論理は、前記入力
   装置からの入力データ蓄積量が複数のデータ転送可能単
   位を境界としてどの単位以上かを判定し、前記転送カウ
   ントレジスタに保持されている残りの転送データ数が該
   判定境界のデータ転送可能単位以上か否かを判定し、該
   判定結果が以上である時には前記次アドレス決定論理の
   出力により該境界を単位とするデータ転送が可能である
   か否かを判定し、該判定結果が可である時には該境界デ
   ータ転送可能単位をデータ転送サイズとして決定し、該
   判定結果が否である時および前記残りの転送データ数が
   該境界のデータ転送可能単位以上でない時には前記残り
   の転送データ数と該境界データ転送可能単位との比較以
   後において、該境界のデータ転送可能単位の代わりに、
   前記複数のデータ転送可能単位のうちで該境界単位より
   １段階少ないデータ転送可能単位を用いて、該比較以後
   の動作をデータ無転送を含むデータ転送サイズの決定ま
   で繰り返すことを特徴とする請求項４記載のデータ転送
   方式。
6. 【請求項６】　　メモリと入出力装置との間で直接にデ
   ータ転送を行う直接メモリアクセス方式のシステムにお
   いて、アクセスされるアドレスにより転送可能なデータ
   サイズが異なるメモリ（１０）と、該メモリ（１０）と
   共通バス（１５）によって接続され、該メモリ（１０）
   からの出力データを蓄積するバッファ（１６）を有し、
   該バッファ（１６）の空き量を出力する出力装置（１７
   ）と、該出力装置（１７）の出力するバッファ空き量と
   該メモリ（１０）へのアクセスアドレスとによりデータ
   の転送サイズを決定し、該転送サイズのデータの該メモ
   リ（１０）から出力装置（１７）への転送を制御するメ
   モリ読み出し制御手段（１８）とを備えたことを特徴と
   するデータ転送方式。
7. 【請求項７】　　前記出力装置（１７）内のバッファ（
   １６）は先入れ先出し（ＦＩＦＯ）メモリであることを
   特徴とする請求項６記載のデータ転送方式。
8. 【請求項８】　　前記出力装置（１７）は、前記バッフ
   ァ（１６）の空き量の複数の段階に応じてバッファ空き
   量を出力する複数の出力線を前記メモリ読み出し制御手
   段（１８）との間に有することを特徴とする請求項６記
   載のデータ転送方式。
9. 【請求項９】　　前記メモリ読み出し制御手段（１８）
   は、複数のブロックにまたがることなく転送可能な残り
   の転送データ数を保持する転送カウントレジスタと、デ
   ータ転送サイズを出力するサイズレジスタと、メモリア
   クセスアドレスを出力するアドレスレジスタと、該サイ
   ズレジスタの出力する転送サイズと該アドレスレジスタ
   の出力とを加算して次のメモリアクセスアドレスを決定
   する次アドレス決定論理と、前記転送カウントレジスタ
   の保持値と前記出力装置（１７）からのバッファ空き量
   と次アドレス決定論理の出力とによってデータ転送サイ
   ズを決定し、該決定サイズを前記サイズレジスタに出力
   する転送サイズ決定論理とを備えたことを特徴とする請
   求項６記載のデータ転送方式。
10. 【請求項１０】　　前記転送サイズ決定論理は、前記転
    送カウントレジスタに保持されている残りの転送データ
    数が複数のデータ転送可能単位を境界としてどの単位以
    上かを判定し、該判定結果の境界転送可能単位と前記次
    アドレス決定論理との出力により該境界転送可能単位の
    データのアクセスが可能か否かを判定し、該判定結果が
    可である時前記出力装置（１７）からのバッファ空き量
    が該境界転送可能単位以上であるか否かを判定し、該判
    定結果が以上である時該境界転送可能単位数をデータ転
    送サイズとして決定し、該判定結果が以上でない時およ
    び前記境界転送可能単位のデータのアクセスが否である
    時に、前記アクセス可能か否かの判定以後において、前
    記境界のデータ転送可能単位の代わりに前記複数のデー
    タ転送可能単位のうちで該境界の単位より１段階少ない
    データ転送可能単位を用いて、該アクセス可否の判定以
    後の動作をデータ無転送を含むデータ転送サイズの決定
    まで繰り返すことを特徴とするデータ転送方式。
11. 【請求項１１】　　メモリと入出力装置との間で直接に
    データ転送を行う直接メモリアクセス方式のシステムに
    おいて、アクセスされるアドレスにより転送可能なデー
    タのサイズが異なるメモリ（９）と、該メモリ（９）と
    共通バス（１１）によって接続され、該メモリ（９）へ
    の入力データを蓄積するバッファ（１２）を有し、該バ
    ッファ（１２）に蓄積されている入力データ蓄積量を出
    力する入力装置（１３）と、該入力装置（１３）の出力
    する入力データ蓄積量と該メモリ（９）へのアクセスア
    ドレスと前記転送するデータの残りのデータ量とにより
    データの転送サイズを決定し、該転送サイズのデータの
    該入力装置（１３）から前記メモリ（９）への転送を制
    御するメモリ書き込み制御手段（１４）とを備えたこと
    を特徴とするデータ転送方式。
12. 【請求項１２】　　前記入力装置（１３）内のバッファ
    （１２）は先入れ先出し（ＦＩＦＯ）メモリであること
    を特徴とする請求項１１記載のデータ転送方式。
13. 【請求項１３】　　前記入力装置（１３）は、前記入力
    データ蓄積量の複数の段階に応じて該入力データ蓄積量
    を出力する複数の出力線を前記メモリ書き込み制御手段
    （１４）との間に有することを特徴とする請求項１１記
    載のデータ転送方式。
14. 【請求項１４】　　前記メモリ書き込み制御手段（１４
    ）は、複数のブロックにまたがることなく転送可能な残
    りの転送データ数を保持する転送カウントレジスタと、
    データ転送サイズを出力するサイズレジスタと、メモリ
    アクセスアドレスを出力するアドレスレジスタと、該サ
    イズレジスタの出力する転送サイズと該アドレスレジス
    タの出力とを加算して次のメモリアクセスアドレスを決
    定する次アドレス決定論理と、該転送カウントレジスタ
    の保持値と前記入力装置からの入力データ蓄積量と該次
    アドレス決定論理の出力とによってデータ転送サイズを
    決定し、該決定サイズを前記サイズレジスタに出力する
    転送サイズ決定論理とを備えたことを特徴とする請求項
    １１記載のデータ転送方式。
15. 【請求項１５】　　前記転送サイズ決定論理は、残りの
    転送データ数が、データ転送可能単位を境界としてどの
    単位以上かを判定し、該判定した境界の単位でデータが
    転送できるかを判定し、転送できる時にはその単位での
    データが前記バッファに存在するかを判定し、該判定結
    果が可である時は当該境界データ転送可能単位をデータ
    転送サイズとして決定し、該判定結果が否である時は転
    送をしないと決定し、前記転送できるかの判定で転送で
    きない時には、該単位を下げて再度データ転送できるか
    を再度判定し、該処理を繰り返すことを特徴とする請求
    項１４記載のデータ転送方式。
16. 【請求項１６】　　メモリと入出力装置との間で直接に
    データ転送を行う直接メモリアクセス方式のシステムに
    おいて、アクセスされるアドレスにより転送可能なデー
    タサイズが異なるメモリ（１０）と、該メモリ（１０）
    と共通バス（１５）によって接続され、該メモリ（１０
    ）からの出力データを蓄積するバッファ（１６）を有し
    、該バッファ　　（１６）の空き量を出力する出力装置
    （１７）と、該出力装置（１７）の出力するバッファ空
    き量と該メモリ（１０）へのアクセスアドレスと前記転
    送するデータの残りのデータ量とによりデータの転送サ
    イズを決定し、該転送サイズのデータの該メモリ（１０
    ）から出力装置（１７）への転送を制御するメモリ読み
    出し制御手段（１８）とを備えたことを特徴とするデー
    タ転送方式。
17. 【請求項１７】　　前記出力装置（１７）内のバッファ
    （１６）は先入れ先出し（ＦＩＦＯ）メモリであること
    を特徴とする請求項１６記載のデータ転送方式。
18. 【請求項１８】　　前記出力装置（１７）は、前記バッ
    ファ（１６）の空き量の複数の段階に応じてバッファ空
    き量を出力する複数の出力線を前記メモリ読み出し制御
    手段（１８）との間に有することを特徴とする請求項１
    ６記載のデータ転送方式。
19. 【請求項１９】　　前記メモリ読み出し制御手段（１８
    ）は、複数のブロックにまたがることなく転送可能な残
    りの転送データ数を保持する転送カウントレジスタと、
    データ転送サイズを出力するサイズレジスタと、メモリ
    アクセスアドレスを出力するアドレスレジスタと、該サ
    イズレジスタの出力する転送サイズと該アドレスレジス
    タの出力とを加算して次のメモリアクセスアドレスを決
    定する次アドレス決定論理と、前記転送カウントレジス
    タの保持値と前記出力装置（１７）からのバッファ空き
    量と次アドレス決定論理の出力とによってデータ転送サ
    イズを決定し、該決定サイズを前記サイズレジスタに出
    力する転送サイズ決定論理とを備えたことを特徴とする
    請求項１６記載のデータ転送方式。
20. 【請求項２０】　　前記転送サイズ決定論理は残りの転
    送データ数が、データ転送可能単位を境界としてどの単
    位以上かを判定し、該判定した境界の単位でデータが転
    送できるかを判定し、転送できる時にはその単位でのデ
    ータが前記バッファに格納可能かを判定し、該判定結果
    が可である時には当該境界データ転送可能単位をデータ
    転送サイズとして決定し、該判定結果が否である時は転
    送をしないと決定し、前記転送できるかの判定で転送で
    きない時には、該単位を下げてデータ転送できるかを再
    度判定し、該処理を繰り返すことを特徴とする請求項１
    ４記載のデータ転送方式。