JP2589205B2 - 通信制御システム - Google Patents

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、データ処理装置間を光ケーブル等の通信回
線で接続したシステムに係わり、特に、その通信フォー
マット及びフォーマットに応じた受信側の通信制御に関
する。

（ロ）従来の技術 一般に、通信回線を介してデータを通信するには、受
信側の通信制御装置にDMAコントローラと受信に必要な
スタートアドレス，データサイズ等を記憶するための専
用のレジスタを設け、受信に先立ちまず、スタートアド
レス，データサイズ等を上記専用のレジスタに設定し、
設定後送信側に受信の準備ができたことを知らせ、次
に、DMAコントローラに起動をかけるという所定の手続
きを行った後、連続的に送信されてくるデータを実際に
受信するようにしていた。

又、このようにして受信したデータは、通信制御装置
に設けられた唯一の専用受信バッファに、常に記憶され
るよう構成されていた。

（ハ）発明が解決しようとする課題 従来、受信したデータは、常に唯一の受信バッファに
記憶されるため、他のメモリに書き込みたい情報であっ
ても、一旦専用の受信バッファに記憶し、その後目的の
メモリにもう一度書き込まざるを得ず、その処理に不要
な時間を要すると共に、この処理のためのソフトウェア
を用意し、通信制御装置のCPUによって、このソフトウ
ェアを実行しなければならなかった。

又、従来の方式は、多量のデータを通信するときは有
効であるが、受信前の所定の手続きに長い時間を必要と
するため、少量のデータを受信するには不向きであっ
た。

そこで、本発明は、専用の受信バッファである第１の
メモリへの受信データの記憶だけでなく、他の第２のメ
モリに対しても直接受信データを記憶できるようにする
ことを目的とし、更には、第２のメモリに対する少量の
データ通信に関しては、受信前の手続きを簡素化して受
信処理全体の処理時間を短縮することを目的とするもの
である。

（ニ）課題を解決するための手段 本発明は、通信回線を介して情報通信を行うシステム
において、送受信される情報がアドレスであるかデータ
であるかを識別するための識別ビットを該情報に付加し
てなる１ワードの情報を通信単位とし、所定のワード数
のデータを送信する際には先頭ワードにアドレスを含む
フォーマットで送信情報を構成し、前記所定のワード数
より多いワードのデータを送信する際にはデータのみで
送信情報を構成すると共に、受信側の通信制御装置に、
前記通信回線を介して送信情報を受信するレシーバと、
受信データを記憶するための第１及び第２のメモリと、
該第１のメモリへの受信データの書き込みを制御する第
１のDMA制御手段と、前記第２のメモリへの受信データ
の書き込みに際して前記送信情報中のアドレス情報を使
って引き続く所定数の受信データを書き込み制御する第
２のDMA制御手段と、前記レシーバが受信した情報の前
記識別ビットを検出して該ビットがデータを示すときは
前記第１のDMA制御手段を起動し、一方識別ビットがア
ドレスを示すときは前記第２のDMA制御手段を起動する
選択制御手段とを設け、上記課題を解決するものであ
る。

（ホ）作用 本発明では、送信情報に付された識別ビットを受信側
の選択制御手段が検出し、識別ビットがデータを示して
いれば第１のDMA制御手段を起動して受信データを第１
のメモリに書き込み、一方、識別ビットがアドレスを示
していれば第２のDMA制御手段を起動する。第２のDMA制
御手段は、受信した先頭ワードに含まれたアドレス情報
を使い、受信したデータを第２のメモリに書き込む。

（ヘ）実施例 第１図は、本発明の実施例を示すブロック図であり、
（１）は光ケーブルにてなる通信回線、（２）はホスト
ユニット側の通信制御装置（図示せず）から送信される
情報を、通信回線（１）を介して受信するサブユニット
側の通信制御装置である。このサブユニットは、例え
ば、通信制御装置（２）の他に、複数の端末装置を増設
するためのI/Oプロセッサを含む。

第１図において、（３）は通信制御用CPU、（４）及
び（５）はアドレスバス及びデータバス、（６）はシリ
アルパラレル変換器（７）を含み通信回線（１）を介し
て送信された情報を受信するレシーバ、（８）（９）は
レシーバによって受信したアドレス及びデータを各々取
り込むアドレスレジスタ及びデータレジスタ、（10）は
アドレスバス（４）及びデータバス（５）に接続され通
信制御用の各種データ及び一部の受信データを記憶する
メインメモリ、（11）はアドレスバス（４）及びデータ
バス（５）と切り離され、メインメモリ（10）と分離さ
れた受信データ記憶用の専用のバッファメモリ、（12）
及び（13）は各々メインメモリ（10）及びバッファメモ
リ（11）への受信データの書き込みを制御するDMAコン
トローラ、（14）はレシーバ（６）からの信号に応じ
て、アドレスレジスタ（８），データレジスタ（９）へ
の情報の取り込みを制御すると共に、DMAコントローラ
（12）（13）を選択的に起動する受信コントローラであ
る。

又、（17）はDMAコントローラ（12）によるDMA動作と
CPU（３）によるメインメモリへのアクセスとの調停を
行うウエイトコントローラ、（18）はアドレスバス
（４）のアドレスをデコードしてCPUのアクセスがメイ
ンメモリ（10）に対するアクセスであることを判断する
アドレスデコーダ、（19）はDMAコントローラ（13）に
よるDMA動作において、バッファメモリ（11）のアドレ
スを指定するためのアドレスカウンタ、（20）（21）
（22）はアドレスバス及びデータバスに挿入されDMAコ
ントローラ（12）または（13）により開閉が制御される
バスドライバである。

ここで、ウエイトコントローラ（17）及びアドレスカ
ウンタ（17）について詳述する。

ウエイトコントローラ（17）には、DMAコントローラ
（12）からのDMAリクエスト信号DMARQと、CPU（３）か
らのアドレスストローブ信号ASと、アドレスデコーダ
（18）のデコード出力が入力されており、CPU（３）に
よるメインメモリ（10）のアクセス時、DMARQが入力さ
れていなければ、ノンウエイトでCPU（３）がアクセス
できるように、所定のタイミングでデータACK信号DTACK
をCPUに返す。又、DMAリクエスト時、CPU（３）がメイ
ンメモリ（３）をアクセスしていなければ、ウエイト信
号WAITを発生せず、このため、DMAコントローラ（12）
は即座にDMAを開始することができる。

ところが、CPU（３）とDMAコントローラ（12）とのア
クセスが競合することもあり、このため、ウエイトコン
トローラ（17）は、信号AS入力後信号DTACKをCPUに返す
前にDMARQが入力されたときは、DTACKを返すタイミング
を遅らせてCPUにウエイトをかけ、この後DMA動作を行わ
せる。又、信号AS入力後DTACKを返した後にDMARQが入力
されたときは、CPUによるメインメモリ（10）のアクセ
スが終了するまで、DMAコントローラ（12）に信号WAIT
を発してDMAアクセスを待たせる様に制御している。

又、アドレスカウンタ（19）は、データの送信前にス
タートアドレスがセットされ、DMAコントローラ（13）
からのクロック信号CLOCKに応じてカウントアップを行
い、カウンタの内容がオール１からオール０になると終
了信号ENDを出力して、この信号によりCPU（３）にDMA
の終了を割り込みによって知らせるものである。つま
り、一般的なアドレスカウンタとサイズカウンタを兼用
するものであって、アドレスカウンタ（19）の代わりに
これら２つのカウンタを用いてもよい。

次に、第２図に基ずき、本実施例における通信フォー
マットについて説明する。

本実施例では、第２図（ａ）に示すように、送信情報
がアドレスであるかデータであるかを識別するための識
別ビットA/Dを、アドレス若しくはデータよりなる送信
情報に付加した１ワードの情報を、通信単位としてい
る。

そして、単ワードのデータを送信する際には、第２図
（ｂ）に示すように、送信しようとするデータワードの
先頭にアドレスワードを含むフォーマットで送信情報を
構成し、複数ワードのデータを送信する際には、第２図
（ｃ）に示すように、データのみで送信情報を構成する
ように、フォーマットを定義している。

以下、本実施例の動作を、第３図及び第４図を参照し
ながら詳細に説明する。

ここでは、本実施例の動作を明瞭にするため、第２図
（ｃ）で示すフォーマットの複数ワード通信の最中及び
その後に、第２図（ｂ）で示す単ワード通信を行う例に
ついて説明する。

即ち、第３図において、斜線で示す情報が複数ワード
通信による送信情報であり、「｛」で示すペアの情報が
単ワード通信による送信情報である。

まず、送信に先立ち、アドレスカウンタ（19）にスタ
ートアドレスがセットされ後に、複数ワード通信が開始
されると、送信された１ワード情報が順次通信回線
（１）を介してレシーバ（６）により受信される。レシ
ーバ（６）は、シリアルに受け取った１ワードの情報を
シリアルパラレル変換回路（７）によってパラレルに変
換して出力すると共に、出力の度にストローブ信号STB
を受信コントローラ（14）に与える。

受信コントローラ（14）は、具体回路を第４図に示す
ように、レシーバ（６）の出力である識別ビットA/Dを
Ｄ端子に入力し、ストローブ信号STBをCL端子に入力す
るＤフリップフロップ（30）、Ｄフリップフロップ（3
0）の反転Ｑ出力とストローブ信号STBとを入力するAND
ゲート（31）、Ｄフリップフロップ（30）のＱ出力とス
トローブ信号STBとを入力するANDゲート（32）、Ｄフリ
ップフロップ（30）の反転Ｑ出力をＤ端子に入力し、ス
トローブ信号STBをCL端子に入力するＤフリップフロッ
プ（33）、一端にANDゲート（32）の出力を入力し、他
端にＤフリップフロップ（33）の反転Ｑ出力及びＱ出力
を各々入力するANDゲート（34）及び（35）とから構成
されている。

従って、受信情報がアドレスであれば、識別ビットA/
Dが「０」であるため、Ｄフリップフロップ（30）がセ
ットされて、第３図（ウ）の如くANDゲート（31）から
信号ALATが出力され、受信情報がデータであれば、識別
ビットA/Dが「１」であるため、Ｄフリップフロップ（3
0）がリセットされて、第３図（エ）の如くANDゲート
（32）から信号DLATが出力される。よって、レシーバ
（６）が受信したアドレスはアドレスレジスタ（８）
に、受信したデータはデータレジスタ（９）にラッチさ
れる。

又、Ｄフリップフロップ（30）の反転Ｑ出力が「１」
になった後に、信号STBが入力されると、Ｄフリップフ
ロップ（33）がセットされて第３図（オ）の如く、信号
SINGLが「１」になるので、単ワード通信においてアド
レスワードに続くデータワードを受信したとき、第３図
（カ）に示すように、ANDゲート（35）から起動信号SGL
GOが出力される。一方、ANDゲート（34）には、Ｄフリ
ップフロップ（33）の反転信号MULTIが入力されている
ので、第３図（キ）に示すように、複数ワード通信にお
けるデータワードを入力したときのみ、信号MLTGOが出
力される。

信号MLTGOによりDMAコントローラ（13）に起動がかか
ると、DMAコントローラ（13）は、信号DB1を「１」とし
てバスドライバ（22）を開き、アドレスカウンタ（19）
の出力及びデータレジスタ（９）の出力をバッファメモ
リ（11）のアドレス端子及びデータ端子に各々接続す
る。これと同時に、書き込み信号WEをバッファメモリ
（11）に与える。従って、メモリ（11）のスタートアド
レスに対応する位置には受信したデータが書き込まれ
る。そして、書き込み後DMAコントローラ（13）は、信
号CLOCKを１つ発してアドレスカウンタ（19）をカウン
トアップする。

よって、第３図の1,2,5ワード目に示す複数ワード送
信におけるデータワードは、バッファメモリ（11）の連
続するアドレスに順次記憶されて行く。

一方、信号SGLGOによりDMAコントローラ（12）に起動
がかかると、DMAコントローラ（12）は、DMAリクエスト
信号DMARQをウエイトコントローラ（17）に出力する。
ウエイトコントローラ（17）は上述の如く、CPUアクセ
スとの調停を行い、DMAが許可されると、DMAコントロー
ラ（12）は、信号BD0を「１」とし且つ書き込み信号WE
をメインメモリ（10）に与える。このため、バスドライ
バ（20）が開き、バスドライバ（21）が閉じて、アドレ
スレジスタ（８）及びデータレジスタ（９）がアドレス
バス（４）及びデータバス（５）に接続され、受信アド
レスによってメインメモリ（10）がアドレス指定され、
そのアドレスに受信データが書き込まれる。

よって、第３図の4,7ワード目に示す単ワード送信に
おけるデータワードは、直前のアドレスで指定されたメ
インメモリ（10）のメモリ位置に記憶されることとな
る。

以上のように、通信フォーマットに応じて自動的に、
異なるメモリに受信データが記憶される。よって、識別
ビットA/Dは、受信データをいずれのメモリに記憶する
かを指示する情報であると言える。

尚、メインメモリ（10）の容量が大きい場合は、送信
するアドレスを下位のアドレスのみとし、上位アドレス
を発生するアドレス発生回路を受信側に追加して、両ア
ドレスによりメインメモリをアドレス指定するようにし
てもよい。

ところで、上述の実施例では、CPUにウエイトをかけ
てDMAを行ったが、CPUにホールドリクエストを発し、CP
UからのホールドACKに応じてDMAを実行する一般的な方
法を用いてもよく、この場合には、バスドライバ（21）
は不要となる。

又、上述の実施例においては、あらかじめ定められた
ワード数を１ワードとしたが、このワード数はシステム
に応じて適宜設定すればよい。

（ト）発明の効果 本発明によれば、専用の受信バッファと異なる他のメ
モリに対しても直接自動的に受信データを記憶でき、他
のメモリにデータを記憶するための時間を短縮できる。
さらに、少量の予め定められたワード数のデータ通信に
おいては、受信前の手続きを簡素化でき、高速のデータ
通信を実現できる。

【図面の簡単な説明】

第１図は本発明の実施例の構成を示すブロック図、第２
図は実施例における通信フォーマットを示す図、第３図
は実施例における各信号のタイミングチャートを示す
図、第４図は実施例における受信コントローラの具体を
示す回路図である。 （１）……通信回線、（２）……サブユニット側通信制
御装置、（３）……CPU、（４）……アドレスバス、
（５）……データバス、（６）……レシーバ、（８）…
…アドレスレジスタ、（９）……データレジスタ、（1
0）……メインメモリ、（11）……バッファメモリ、（1
2）（13）……DMAコントローラ、（14）……受信コント
ローラ、（19）……アドレスカウンタ、（20）（21）
（22）……バスドライバ。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】通信回線を介して情報通信を行うシステム
   において、送受信される情報がアドレスであるかデータ
   であるかを識別するための識別ビットを該情報に付加し
   てなる１ワードの情報を通信単位とし、所定のワード数
   のデータを送信する際には先頭ワードにアドレスを含む
   フォーマットで送信情報を構成し、前記所定のワード数
   より多いワードのデータを送信する際にはデータのみで
   送信情報を構成すると共に、 受信側の通信制御装置に、前記通信回線を介して送信情
   報を受信するレシーバと、受信データを記憶するための
   第１及び第２のメモリと、該第１のメモリへの受信デー
   タの書き込みを制御する第１のDMA制御手段と、前記第
   ２のメモリへの受信データの書き込みに際して前記送信
   情報中のアドレス情報を使って引き続く所定数の受信デ
   ータを書き込み制御する第２のDMA制御手段と、 前記レシーバが受信した情報の前記識別ビットを検出し
   て該ビットがデータを示すときは前記第１のDMA制御手
   段を起動し、一方識別ビットがアドレスを示すときは前
   記第２のDMA制御手段を起動する選択制御手段とを設け
   たことを特徴とする通信制御システム。