JPH04104638A - 通信制御システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、データ処理装置間を光ケーブル等の通信回線
で接続したシステムに係わり、特に、その通信フォーマ
ット及びフォーマットに応じた受信側の通信制御に関す
る。

（ロ）従来の技術 一般に、通信回線を介してデータを通信するには、受信
側の通信制御装置にＩｑＭＡコントローラと受信に必要
なスタートアドレス、データサイズ等を記憶するための
専用のレジスタを設け、受信に先立ちまず、スタートア
ドレス、データサイズ等を上記専用のレジスタに設定し
、設定後送信側に受信の準備ができたことを知らせ、次
に、ＤＭＡコントローラに起動をかけるという所定の手
続きを行った後、連続的に送信されてくるデータを実際
に受信するようにしていた。

又、このようにして受信したデータは、通信制御装置に
設けられた唯一の専用受信バッファに、常に記憶される
よう構成されていた。

（ハ）発明が解決しようとする課題 従来、受信したデータは、常に唯一の受信バッファに記
憶されるため、他のメモリに書き込みたい情報であって
も、−旦専用の受信バッファに記憶し、その後目的のメ
モリにもう一度書き込まざるを得す、その処理に不要な
時間を要すると共に、この処理のためのソフトウェアを
用意し、通信制御装置のＣＰＵによって、このソフトウ
ェアを実行しなければならなかった。

又、従来の方式は、多量のデータを通信するときは有効
であるが、受信前の所定の手続きに長い時間を必要とす
るため、少量のデータを受信するには不向きであった。

そこで、本発明は、専用の受信バッファである第１のメ
モリへの受信データの記憶だけでなく、他の第２のメモ
リに対しても直接受信データを記憶できるようにするこ
とを目的とし、更には、第２のメモリに対する少量のデ
ータ通信に関しては、受信前の手続きを簡素化して受信
処理全体の処理時間を短縮することを目的とするもので
ある。

（ニ）課題を解決するための手段 本発明は、通信回線を介して情報通信を行うシステムに
おいて、受信側の通信制御装置に、前記通信回線を介し
て送信情報を受信するレシーバと、受信データを記憶す
るための第１及び第２のメモリを設けると共に、送信情
報を前記第１及び第２のメモリのいずれに記憶すべきか
を指示する識別ビットを送信情報に付加したフォーマッ
トで通信を行うようにし、更に、前記通信制御装置に、
前記第１及び第２のメモリへの受信データの書き込みを
制御する第１及び第２のＤＭＡ制御手段と、受信した情
報の前記識別ビットを検出して検出結果に応じて前記第
１及び第２のＤＭＡ制御手段のいずれかを選択的に起動
する選択制御手段とを設け、上記課題を解決するもので
ある。

又、本発明は、通信回線を介して情報通信を行うシステ
ムにおいて、送信情報がアドレスであるかデータである
かを識別するための識別ビットを送信情報に付加してな
る１ワードの情報を通信単位とし、予め定められたワー
ド数のデータを送信する際には先頭ワードにアドレスを
含むフォーマットで送信情報を構成し、前記予め定めら
れたワード数より多いワードのデータを送信する際には
データのみで送信情報を構成すると共に、受信側の通信
制御装置に、前記通信回線を介して送信情報を受信する
レシーバと、受信データを記憶するための第１及び第２
のメモリと、該第１のメモリへの受信データの書き込み
を制御する第１のＤＭＡ制御手段と、前記第２のメモリ
への受信データの書き込みを前記送信情報中のアドレス
に基ずいて制御する第２のＤＭＡ制御手段と、受信した
情報の前記識別ビットを検出して検出結果に応じて前記
第１及び第２のＤＭＡコントローラのいずれかを起動す
る選択制御手段とを設け、上記課題を解決するものであ
る。

（ホ）作用 請求項１記載の本発明では、送信情報のフォーマットに
応じて、送信情報が第１のメモリあるいは第２のメモリ
に選択的に記憶される。しかも、これら受信データの記
憶は、通信制御用のＣＰＵを用いることなく全く自動的
に且つ直接的にメモリに対して行われる。

又、請求項２記載の本発明では、送信情報のフォーマッ
トに応じて、予め定められたワード数の情報は第１のメ
モリに、そして、予め定められたワード数より多い情報
は第２のメモリに、自動的且つ直接的に記憶される。し
かも、予め定められたワード数の情報通信においては、
受信前に何ら所定の手続きを行うことなく、データを受
信できるようになる。

（へ）実施例 第１図は、本発明の実施例を示すブロック図であり、（
１）は光ケーブルにてなる通信回線、（２）はホストユ
ニット側の通信制御装置（図示せず）から送信される情
報を、通信回線（１）を介して受信するサブユニット側
の通信制御装置である。このサブユニットは、例えば、
通信制御装置（２）の他に、複数の端末装置を増設する
ためのＩ１０プロセッサを含む。

第１図において、（３）は通信制御用ＣＰＵ、（４）及
び（５）はアドレスバス及びデータバス、（６）はシリ
アルパラレル変換器（７）を含み通信回線（１）を介し
て送信された情報を受信するレシーバ　（８）（９）は
レシーバによって受信したアドレス及びデータを各々取
り込むアドレスレジスタ及びデータレジスタ、（１０）
はアドレスバス（４）及びデータバス（５）に接続され
通信制御用の各種データ及び一部の受信データを記憶す
るメインメモリ、（１１）はアドレスバス（４）及びデ
ータバス（５）と切り離され、メインメモリ（１０）と
分離された受信データ記憶用の専用のバッファメモリ、
（１２）及び（１３）は各々メインメモリ（１ｏ）及び
バッファメモリ（１１）への受信データの書き込みを制
御するＤＭＡコントローラ、（１４）はレシーバ（６）
からの信号に応じて、アドレスレジスタ（８）、データ
レジスタ（９）への情報の取り込みを制御すると共に、
ＤＭＡコントローラ（１２）（１３）を選択的に起動す
る受信コントローラである。

又、（１７）はＤＭＡコントローラ（１２）によるＤＭ
Ａ動作とＣＰＵ　（３）によるメインメモリへのアクセ
スとの調停を行うウェイトコントローラ、（１８）はア
ドレスバス（４）のアドレスをデコードしてＣＰＩＪの
アクセスがメインメモＪ（１０）に対するアクセスであ
ることを判断するアドレスデコーダ、（１９）はＤＭＡ
コントローラ（１３）によるＤＭＡ動作において、パン
ツアメモリ（１１）のアドレスを指定するためのアドレ
スカウンタ、（２０）（２１）（２２）はアドレスバス
及びデータバスに挿入されＤＭＡコントローラ（１２）
または（１３）により開閉が制御されるバスドライバで
ある。

ここで、ウェイトコントローラ（１７）及びアドレスカ
ウンタ（１７）について詳述する。

ウェイトコントローラ（１７）には、ＤＭＡコントロー
ラ（１２）からのＤＭＡリクエスト信号ＤＭＡＲＱと、
ＣＰｖ（３）からノアドレスストローブ信号ＡＳと、ア
ドレスデコーダ（１８）のデコード出力が入力されてお
り、ＣＰＵ　（３）によるメインメモリ（１０）のアク
セス時、ＤＭＡＲＱが入力されていなければ、ノンウェ
イトでＣＰＵ（３）がアクセスできるように、所定のタ
イミングでデータＡＣＫ信号ＤＴＡＣＫをＣＰＵに返す
。又、ＤＭＡリクエスト時、ＣＰＵ　（３）がメインメ
モリ（３）をアクセスしていなければ、ウェイト信号Ｗ
ＡＩＴを発生せず、このため、ＤＭＡコントローラ（１
２）は即座にＤＭＡを開始することができる。

ところが、ＣＰＵ　（３）とＤＭＡコントローラ（１２
）とのアクセスが競合することもあり、このため、ウェ
イトコントローラ（１７）は、信号ＡＳ入力後信号ＤＴ
ＡＣＫをＣＰＵに返す前にＤＭＡＲＱが入力されたとき
は、ＤＴＡＣＫを返すタイミングを遅らせてＣＰＵにウ
ェイトをかけ、この間にＤＭＡ動作を行わせる。又、信
号Ａｓ入力後ＤＴＡＣＫを返した後にＤＭＡＲＱが入力
されたときは、ＣＰＵによるメインメモリ（ｌＯ）のア
クセスが終了するまで、ＤＭＡコントローラ（１２）に
信号ＷＡ　Ｉ　Ｔを発してＤＭＡアクセスを待たせる様
に制御している。

又、アドレスカウンタ（１９）は、データの送信前にス
タートアドレスがセットされ、ＤＭＡコントローラ（１
３）からのクロック信号ＣＬＯＣＫに応じてカウントア
ツプを行い、カウンタの内容がオール１からオール０に
なると終了信号ＥＮＤを出力して、この信号によりＣＰ
Ｕ　（３）にＤＭＡの終了を割り込みによって知らせる
ものである。つまり、一般的なアドレスカウンタとサイ
ズカウンタを兼用するものであって、アドレスカウンタ
（１９）の代わりにこれら２つのカウンタを用いてもよ
い。

次に、第２図に基ずき、本実施例における通信フォーマ
ットについて説明する。

本実施例では、第２図（ａ）に示すように、送信情報が
アドレスであるかデータであるかを識別するための識別
ビットＡ／Ｄを、アドレス若しくはデータよりなる送信
情報に付加した１ワードの情報を、通信単位としている
。

そして、単ワードのデータを送信する際には、第２図（
ｂ）に示すように、送信しようとするデータワードの先
頭にアドレスワードを含むフォーマットで送信情報を構
成し、複数ワードのデータを送信する際には、第２図（
ｃ）に示すように、データのみで送信情報を構成するよ
うに、フォーマットを定義している。

以下、本実施例の動作を、第３図及び第４図を参照しな
がら詳細に説明する。

ここでは、本実施例の動作を明瞭にするため、第２図（
ｃ）で示すフォーマットの複数ワード通信の最中及びそ
の後に、第２図（ｂ）で示す単ワード通信を行う例につ
いて説明する。

即ち、第３図において、斜線で示す情報が複数ワード通
信による送信情報であり、「（」で示すペアの情報が単
ワード通信による送信情報である。

まず、送信に先立ち、アドレスカウンタ（１９）にスタ
ートアドレスがセットされ後に、複数ワード通信が開始
されると、送信された１ワード情報が順次通信回線（１
）を介してレシーバ（６）により受信される。レシーバ
（６）は、ジノアルに受は取った１ワードの情報をシリ
アルパラレル変換回路（７）によってパラレルに変換し
て出力すると共に、出力の度にストローブ信号ＳＴＢを
受信コントローラ（１４）に与える。

受信コントローラ（１４）は、具体回路を第４図に示す
ように、レシーバ（６）の出力である識別ビットＡ／Ｄ
をＤ端子に入力し、ストローブ信号ＳＴＢをＣＬ端子に
入力するＤフリップフロップ（３０）、Ｄフリップフロ
ップ（３０）の反転Ｑ出力とストローブ信号ＳＴＢとを
入力するＡＮＤゲー）　（３１）、Ｄフリップフロップ
（３０）のＱ出力とストローブ信号ＳＴＢとを入力する
ＡＮＤゲート　（３２）、Ｄフリップ７０ツブ（３０）
の反転Ｑ出力をＤ端子に入力し、ストローブ信号ＳＴＢ
をＣＬ端子に入力するＤフリップ７０ツブ（３３）、一
端にＡＮＤゲート（３２）の出力を入力し、他端にＤフ
リップ７０ツブ（３３）の反転Ｑ出力及びＱ出力を各々
入力するＡＮＤゲート（３４）及び（３５）とから構成
されている。

従って、受信情報がアドレスであれば、識別ビットＡ／
Ｄが「０」であるため、Ｄフリップフロップ（３０）が
セットされて、第３図（つ）の如＜ＡＮＤゲート（３１
）から信号ＡＬＡＴが出力され、受信情報がデータであ
れば、識別ビットＡ／Ｄが「ｌ」であるため、Ｄフリッ
プ７０ツブ（３０）がリセットされて、第３図（１）の
如くＡＮＤゲート　（３２）から信号Ｄ　ＬＡＴが出力
される。よって、レシーバ（６）が受信したアドレスは
アドレスレジスタ（８）に、受信したデータはデータレ
ジスタ（９）にラッチされる。

又、Ｄフリップフロップ（３ｏ）の反転Ｑ出力が「ｌ」
になった後に、信号ＳＴＢが入力されると、Ｄフリップ
フロップ（３３）がセントされて第３図（オ）の如く、
信号５ＩＮＧＬが「１」になるので、単ワード通信にお
いてアドレスワードに続くデータワードを受信したとき
、第３図（力）に示すように、ＡＮＤゲート（３５）が
ら起動信号５ＧＬＧＯが出力される。一方、ＡＮＤゲー
ト（３４）には、Ｄフリップフロップ（３３）の反転信
号ＭＵＬＴＩが入力されているので、第３図（キ）に示
すように、複数ワード通信におけるデータワードを入力
したときのみ、信号ＭＬＴＧＯが出力される。

信号ＭＬＴＧＯによりＤＭＡコントローラ（１３）に起
動がかかると、ＤＭＡコントローラ（１３）は、信号Ｂ
ＤＩを「１」としてバスドライバ（２２）を開き、アド
レスカウンタ（１９）の出力及びデータレジスタ（９）
の出力をバッファメモリ（１１）のアドレス端子及びデ
ータ端子に各々接続する。これと同時に、書き込み信号
ＷＥをバッファメモリ（１１）に与える。従って、メモ
リ（１１）のスタートアドレスに対応する位置には受信
したデータが書き込まれる。そして、書き込み後ＤＭＡ
コントローラ（１３）は、信号ＣＬ　ＯＣＫを１つ発し
てアドレスカウンタ（１９）をカウントアツプする。

よって、第３図の１．２．５ワード目に示す複数ワード
送信におけるデータワードは、バッファメモリ（１１）
の連続するアドレスに順次記憶されて行く。

一方、信号５ＧＬＧＯによりＤＭＡコントローラ（１２
）に起動がかかると、ＤＭＡコントローラ（１２）は、
ＤＭＡリクエスト信号ＤＭＡＲＱをウェイトコントロー
ラ（１７）に出力する。ウェイトコントローラ（１７）
は上述の如く、ＣＰＵアクセスとの調停を行い、ＤＭＡ
が許可されると、ＤＭＡコントローラ（１２）は、信号
ＢＤＯを「１」とし且つ書き込み信号ＷＥをメインメモ
Ｊ（１０）に与える。このため、パスドライバ（２０）
が開き、バスドライバ（２１）が閉じて、アドレスレジ
スタ（８）及びデータレジスタ（９）がアドレスバス（
４）及びデータバス（５）に接続され、受信アドレスに
よってメインメモリ（１０）がアドレス指定され、その
アドレスに受信データが書き込まれる。

よって、第３図の４．７ワード目に示す単ワード送信に
おけるデータワードは、直前のアドレスで指定されたメ
インメモリ（１０）のメモリ位置に記憶されることとな
る。

以上のように、通信フォーマットに応じて自動的に、異
なるメモリに受信データが記憶される。

よって、識別ビットＡ／Ｄは、受信データをいずれのメ
モリに記憶するかを指示する情報であると言える。

尚、メインメモリ（１０）の容量が大きい場合は、送信
するアドレスを下位のアドレスのみとし、上位アドレス
を発生するアドレス発生回路を受信側に追加して、両ア
ドレスによりメインメモＪをアドレス指定するようにし
てもよい。

ところで、上述の実施例では、ＣＰＵにウェイトをかけ
てＤＭＡを行ったが、ＣＰＵにホールドノクエストを発
し、ＣＰＩｊからのホールドＡＣＫに応じてＤ　Ｍ　Ａ
を実行する一般的な方法を用いてもよく、この場合には
、パスドライバ（２１）は不要となる。

又、上述の実施例においては、あらかじめ定められたワ
ード数を１ワードとしたが、このワード数はシステムに
応じて適宜設定すればよい。

（ト）発明の効果 本発明によれば、専用の受信バッファと異なる他のメモ
リに対しても直接自動的に受信データを記憶でき、他の
メモリにデータを記憶するための時間を短縮できる。さ
らに、少量の予め定められたワード数のデータ通信にお
いては、受信前の手続きを簡素化でき、高速のデータ通
信を実現できる。

【図面の簡単な説明】

第１図は本発明の実施例の構成を示すブロック図、第２
図は実施例における通信フォーマットを示す図、第３図
は実施例における各信号のタイミングチャートを示す図
、第４図は実施例における受信コントローラの具体を示
す回路図である。 （１）・・・・・通信回線、（２）・・・・・サブユニ
ット側通信制御装置、（３）・・・ＣＰＴ；、（４）・
・・・アドレスバス、（５）・・・・・データバス、（
６）・・・・レシーバ（８）・・・・・アドレスレジス
タ、（９）・・・・・データレジスタ、（１０）・・・
・メインメモリ、（］１）　・・バッファメモリ、（１
２）（１３）・・・・・ＤＭＡコントロ−フ、 ４）・・・・・受信コントローラ、 ９）・・・・・ア ドレスカウンタ、 ２）・・・・・バスト ライバ。

Claims (2)

【特許請求の範囲】
1. （１）通信回線を介して情報通信を行うシステムにおい
   て、受信側の通信制御装置に、前記通信回線を介して送
   信情報を受信するレシーバと、受信データを記憶するた
   めの第１及び第２のメモリを設けると共に、送信情報を
   前記第１及び第２のメモリのいずれに記憶すべきかを指
   示する識別ビットを送信情報に付加したフォーマットで
   通信を行うようにし、更に、前記通信制御装置に、前記
   第１及び第２のメモリへの受信データの書き込みを制御
   する第１及び第２のＤＭＡ制御手段と、受信した情報の
   前記識別ビットを検出して検出結果に応じて前記第１及
   び第２のＤＭＡ制御手段のいずれかを選択的に起動する
   選択制御手段とを設けたことを特徴とする通信制御シス
   テム。
2. （２）通信回線を介して情報通信を行うシステムにおい
   て、送信情報がアドレスであるかデータであるかを識別
   するための識別ビットを送信情報に付加してなる１ワー
   ドの情報を通信単位とし、予め定められたワード数のデ
   ータを送信する際には先頭ワードにアドレスを含むフォ
   ーマットで送信情報を構成し、前記予め定められたワー
   ド数より多いワードのデータを送信する際にはデータの
   みで送信情報を構成すると共に、受信側の通信制御装置
   に、前記通信回線を介して送信情報を受信するレシーバ
   と、受信データを記憶するための第１及び第２のメモリ
   と、該第１のメモリへの受信データの書き込みを制御す
   る第１のＤＭＡ制御手段と、前記第２のメモリへの受信
   データの書き込みを前記送信情報中のアドレスに基ずい
   て制御する第２のＤＭＡ制御手段と、受信した情報の前
   記識別ビットを検出して検出結果に応じて前記第１及び
   第２のＤＭＡコントローラのいずれかを起動する選択制
   御手段とを設けたことを特徴とする通信制御システム。