JPH02216943A - パケットデータモードシステムにおけるメモリ管理 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、ハイレベルデジタルコンピュータ通信プロト
コルの分野に関するものであって、更に詳細には、直接
メモリアクセス（ＤＭＡ）及びハイレベルデータリンク
コントローラ（ＨＤＬＣ）チャンネルを有するパケット
データモード（ＰＤＭ）ネットワーク上を通信されるデ
ジタルメツセージの格納に関するものである。

従来技術 従来の′データ通信システムにおいては、例えば統合サ
ービスデジタルネットワーク（ＩＳＤＮ）などのパケッ
トデータモードネットワークにおいて送信され又は受信
されるデータは、独特のデリミタ即ち区切り記号によっ
て取り囲まれている。

これらの区切り記号は、フラッグとして知られており、
ｒｏｌｌｌｌｌｌｏＪのデジタルシーケンスによって表
わされる。このデータ列は、コントロール／アドレスフ
ィールド（ＣＡＦ）　、データフィールド（ＤＦ）及び
例えば循環冗長度チエツク（ＣＲＣ）などのようなエラ
ーチエツクフィールドを有している。

これらの区切り記号の固有性を維持するために、全ての
三つのフィールドは「ゼロ挿入型」である。

このことは、五つの連続する１の後に、５番目の１と隣
接するデータビットとの間にゼロを挿入することを意味
する。

送信シーケンスの期間中、ＣＲＣフィールドデータは、
既知の多項式によってＣＡＦ及びＤＦフィールドの割算
に基づいている。その割算からの残部は、ＣＡＦ及びＤ
Ｆフィールドへ添付される。

受信シーケンス期間中、該多項式による割算は、ＣＡＦ
及びＤＦに関して再度実施される。その結果は、入力す
るＣＲＣフィールドと比較する。これら二つの計算が一
貫し且つ正しい結果を発生する場合には、ＣＡＦ及びＤ
Ｆフィールド内の情報が受入れられ、そうでない場合に
は拒否される。

例えばｌ５ＤＮなどの従来のＰＤＭシステムにおいては
、メツセージは、ＣＡＦフィールドとＤＦフィールドと
の結合したものである。これらのメツセージの長さは、
４バイトから２６０バイトまで変化することが可能であ
る。ユーザは、例えば４バイトのメツセージなどのよう
にブロックのわずかな量のみしか使用されない場合であ
っても、可能性のある最大のメツセージを収容すること
が可能な１ブロツクのメモリを割り当てねばならない。

従来のシステムにおいては、可変長ブロック及び可変開
始アドレスは、ソフトウェアによる管理が必要となり中
央処理装置（ＣＰ　Ｕ）へ導入されるオーバーヘッドの
ために、通常使用されていない。従来のアプローチは、
入力するメツセージ及び出力するメツセージを処理する
ためにＣＰＵをリザーブし且つＤＭＡ及びＨＤＬＣコン
トローラをプログラムすることである。割り当てられた
ブロックは、常に最大のメツセージと等しいか又はそれ
より大きなものである。単一のメツセージは、各ブロッ
クの上部において開始する各ブロックを占有する。ｌ５
ＤＮは、最大で２６０バイトの長さのメツセージを許容
するので、２５６バイト（２８）のメモリ空間は小さす
ぎる。しかしながら−二進演算のために、この場合、ユ
ーザは、２６０バイトのメツセージを収容するためには
５１２バイト（２９）のメモリ空間を割り当てねばなら
ない。

第１図は、ＬＡＰＤ用に使用される従来のＨＤＬＣシス
テムの概念的なブロック図を示している。

（ＬＡＰＤは、ｌ５ＤＮにおいて使用されているプロト
コルであり、「Ｄチャンネルにおけるリンクアクセスプ
ロトコル」を示している）。この様なシステムの目的は
、例えばＬＡＰＤ％ＬＡＰＢ又はＸ、２５などの通常の
プロトコルを使用して、パケットデータネットワークを
介して他のシステムと通信を行なうためである。

ツイスト対「Ｓ」又はｒＵＪインターフェース１１２か
らのパケットデータを受信及び送信するためにトランシ
ーバ１１０が結合されている。このツイスト対インター
フェース１１２は、例えば、既存の電話線とすることが
可能である。

トランシーバ１１０は、更に、直列デジタルデータバス
１１６上をＨＤＬＣコントローラ１１４へ結合されてい
る。ＨＤＬＣコントローラは、受信回路ＲＸ１１ｇ、送
信回路ＴＸ１２０及びＦ！ＦＯ／（−ｚファ１２２を有
している。ＨＤＬＣコントローラ１１４は、並列デジタ
ルデータバス１２６を介してＤＭＡコントローラ１２４
へ結合されている。

ＤＭＡコントローラ１２４は、中央処理装置（ＣＰＵ）
１２８及びメモリ管理装置（ＭＭＵ）１３０へＣＰＵバ
ス１３２を介して結合されている。ＭＭｏ　１３０は、
メモリバス１３６を介して、メモリ１３４へ結合されて
いる。

トランシーバ１１０、ＨＤＬＣコントローラ１１４、Ｄ
ＭＡコントローラ１２４、ＣＰＵ１２８及びＭＭＵ　１
３０の各々は、通信／コントロール信号バス１３８から
信号を受取り及びそれへ信号を送信するために結合され
ている。ＭＭＵ１３０及びメモリ１３４は、別個の通信
／コントロール信号バス１４０を有している。ＨＤＬＣ
ＤＭＡコントローラ１２４り込み信号１４２をＣＰＵ１
２８へ供給し、バッファ満杯信号（ＲＢＦ）１４４をＤ
ＭＡコントローラ１２４へ供給し且つバッファ空信号（
ＢＥＳ）１４６をＤＭＡコントローラ１２４へ供給する
べく結合されている。ＤＭＡコントローラ１２４は、割
り込み信号１４８をＣＰＵ１２８へ供給すべく結合され
ている。

第１図において、ツイスト対インターフェース１１２、
トランシーバ１１０、直列デジタルデータバス１１６及
びＨＤＬＣＤＭＡコントローラ１２４ケットデータモー
ド（ＰＤＭ）システムを形成している。ＤＭＡコントロ
ーラ１２４、ＣＰＵバス１３２、ＣＰＵ１２８、ＭＭＵ
　１３０、メモリバス１３６及びメモリ１３４はデジタ
ル処理システムを形成している。並列デジタルデータバ
ス１２６は、ＰＤＭシステムをデジタル処理システムへ
結合させている。

第１図のシステムにおける個々のブロックの役割につい
て以下に説明する。

トランシーバ トランシーバ装置はＰＤＭネットワークを終端させるた
めに使用されている。ｌ５ＤＮにおいて、このことは、
「Ｓ」又はｒＵＪインターフェースを終端することを包
含する。受信期間中、該トランシーバは、ツイスト対（
既存の電話線を表わすために使用される用語）上の信号
を解釈し且つこの信号からクロック、タイミング、及び
データ情報を抽出するために使用される。該データが直
列デジタル形態に変換された後に、それはＨＤＬＣブロ
ックへ通過される。

送信期間中、該トランシーバは、並列デジタル情報を適
宜のラインコードで直列フォーマットへ変換させる。ｒ
ＳＪインターフェースを終了させる場合、該トランシー
バは全二重送信のためのエコー相殺を与える。該トラン
シーバはＣＰＵによって制御される。しかしながら、双
方向通信は、該トランシーバがステータス及びライン情
報をＣＰＵへ送給することを可能とする。

ＨＤＬＣ ハイレベルデータリンクコントロール（ＨＤＬＣ）ブロ
ックは、その境界を横切って横断するデジタル情報をフ
ォーマット化し且つデコードする作用を行なう。ＨＤＬ
Ｃブロックは、２個の主要なセクションから構成されて
おり、即ち送信機ＴＸ及び受信機ＲＸである。ＨＤＬＣ
の送信機部分において実施されるべき動作は、メツセー
ジの始め及び終わりにフラッグを添付すること、ＣＲＣ
の計算、ゼロ挿入、フレーム間フィル（ＩＦＦ）、文字
発生停止、エラー検知、ＤＭＡ／ＣＰＵへの非同期コン
トロール通信、などを包含する。受信機の側においては
、その幾つかの動作は、有効メツセージの認識、アドレ
ス認識、ゼロ削除、ＣＲＣチエツク、エラー検知、ＩＦ
Ｆ文字認識及び停止、及びＤＭＡ／ＣＰＵへの非同期コ
ントロール通信を包含する。ＦＩＦＯセクションは、Ｈ
ＤＬＣブロックとＤＭＡとの間でデータをバッファする
ために使用される。

ＭＡ 直接メモリアクセス（ＤＭＡ）は、ＨＤＬＣブロックの
ために必要とされるデータを検索し且つ配置するための
高速手段を与えている。このＤＭＡは、−船釣には、能
率的なデータ移動手段を提供する［サイクルスチールモ
ード」において使用される。

ＣＰＵ 中央処理装置（ＣＰ　Ｕ）は、ＨＤＬＣシステムをコン
トロールし且つＤＭＡと共通バスを共用するために使用
される。それは、メモリ管理ユニッ）　（ＭＭＵ）を介
してメモリからシステムをコントロールするための命令
を得る。それは、本システムにおいて通信されるデータ
の組織化、解釈、操作のために必要である。

ＭＭＵ メモリ管理ユニット（ＭＭＵ）は、ＤＭＡ／ＣＰＵをメ
モリシステムとインターフェースさせるために使用され
ている。この構成は、システムがアクセスせねばならな
い多量のデータをメモリシステムがホールドすることを
必要とされる場合に使用される。ＭＭＵは、更に、ＣＰ
Ｕが複数個の作業を実施することが必要とされる場合に
データの安全性を確保する。

メモリ メモリは、システム動作のために必要とされる全てのデ
ータの格納のために使用され且つ１個を超えるＣＰＵシ
ステムによって共用することが可能である。メモリにお
いて、ＣＰＵがＨＤＬＣシステムをコントロールするた
めに使用する種々のプログラムがあり、且つ通信される
メツセージのデータを処理するためのプログラムが存在
している。メモリは、更に、ＨＤＬＣに対するメツセー
ジが格納される「パケットラム（ｐａｃｋｅｔｒａｒｎ
）Ｊと呼ばれるエリアを有している。

第１図における点線ブロック１５２の内側には、本発明
により改良されたシステムの部分が存在している。三つ
のブロック（ＨＤＬＣ，ＤＭＡ、ＣＰＵ）の従来の相互
作用について以下に説明する。

受信機 ＨＤＬＣの受信機側において、ＣＰＵは最初にＤＭＡを
次のメツセージを格納すべきアドレスでプログラムし、
且つそのメツセージに対して割り当てたバイト位置の最
大数でプログラムする。受信機（ＣＰＵによってもプロ
グラムされている）が有効メツセージを検出すると、そ
れは、受信バッファ満杯（ＲＢＦ）信号をＤＭＡへ送給
することを開始し、それに対して、ＤＭＡはバイト毎に
メツセージ内に含まれる情報を配置することにより応答
する。完全なメツセージを受信し且つＤＭＡをして全メ
ツセージをメモリ内に配置させると、受信機はＣＰＵに
対して割り込みを発生し、ＤＭＡが次のメツセージに対
する新たなアドレスでプログラムされねばならないこと
を表わす。上のプロセスはメツセージが受信される度に
繰返される。

送信機 ＨＤＬＣの送信機側においては、ＣＰＵがＤＭＡを送信
されるべきメツセージのアドレス及び長さでプログラム
する。送信を開始すべく命令が与えられた後に（ＣＰＵ
によって）、送信機は、バッファ空信号（Ｂ　Ｅ　Ｓ）
を介してＤＭＡからデータを要求する。ＤＭＡは、バイ
ト毎に、メモリから、送給されるメツセージに対して要
求されるデータを検索する。そのデータの全てを検索す
ると、ＤＭＡは、ＣＰＵへ割り込みを発生し、送信され
るべき次のメツセージの新たなアドレスでプログラムさ
れることが可能であることを表わす。受信機における如
く、上述したプロセスは、各送信されるメツセージに対
して繰返し行なわれる。

上述したアプローチにおける幾つかの欠点は以下の如き
である。

ａ）メモリエリアの必要とされる割り当てと受信される
最大のメツセージとの間の不一致が大きいために、メモ
リ効率が低い。２５２　（５１２−２６０）バイトの位
置は、それらに割り当てがなされたとしても、使用され
ることはない。

ｂ）多くのメツセージはＣＡＦ及びＣＲＣ情報のみを有
しており、本質的に非常に短いものである。このタイプ
のメツセージは、典型的に、通信される１０個のメツセ
ージの約８個に相当する。

２乃至８バイトが５１２バイトのメモリブロック内に格
納されるので、このタイプのメツセージのために、メモ
リ効率は著しく低下する。

ｃ）９という数字は全ての市販されているデジタルプロ
セサに共通する二進数をベースとしたシステムと適合性
がないので、９ビットブロック割り当て（５１２個の位
置）はデジタルプロセサにおいて取扱うのには当然に厄
介なものである。

ｄ）回報通信を除き一つを越えたデエスティネーション
即ち宛て先へのデータの送信は、各送信の間でＣＡＦ情
報が修正されること又はＤＦ情報が個々のＣＡＦ　ｒヘ
ダー」で複製されることを必要とする。

ｅ）メツセージを再送する前に、ユーザが情報を挿入し
、変更し、又は削除すること（通常、ＣＡＦにおいて）
が必要とされる場合が時々ある。

上述した方法の場合、再送の前に大きなブロックのデー
タを移動させることが必要とされる可能性がある。

ｆ）従来のＤＭＡコントローラは、各メツセージが適宜
のメモリブロック内に配置された後にＣＰＵをインタラ
ブドさせ、次のメツセージに関するアドレス情報を必要
とする。このことは、インタラブド（割り込み）待ち時
間のために、ＣＰＵ効率を減少させる。

上述した拘束条件は、システムメモリの使用を非効率的
なものとし、ＣＰＵ処理時間を非効率的なものとしてい
る。

目　　的 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、直接メモリアクセス
コントローラと共に使用されるパケットデータモードシ
ステム用の改良されたメモリ管理方式を提供することで
ある。

構成 本発明は、直接メモリアクセスコントローラと関連して
使用されるパケットデータモードシステム用のメモリ管
理方式を提供するものである。このメモリ管理方式は、
メモリの格納部の中に及びそこからパケットデータを通
信するタイプのものである。パケットデータモードシス
テムにおける各メツセージは、コントロール（制御）ア
ドレスフィールド及びデータフィールドを有している。

本発明は、フィールド信号の変化を発生し且つその信号
をＤＭＡコントローラへ通信する手段を有している。本
発明は、更に、メツセージ終了信号を発生する手段及び
そのメツセージ終了信号をＤＭＡコントローラへ通信す
る手段を有している。

コンドロールア、ドレスフィールドは、データフィール
ドとは別個に格納される。このことは、データ格納効率
を増加させ、且つメモリ格納部内へ詰め込む情報密度を
向上させる。ＨＤＬＣチャンネルと密接に相互作用を行
なうＤＭＡを設計することにより、より効率的な情報管
理システムを実現することが可能である。このＤＭＡ／
ＨＤＬＣ統合体を介して、より大きなデータ処理能力を
得ることが可能である。更に、上述した利点は、単純な
固定したメモリブロック割り当て長を使用することによ
り得ることが可能であり、メモリ割り当てに対するこの
能率的で且つ簡単なアプローチを保存する。

実施例 以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。

第２図を参照すると、本発明の好適実施例をブロック図
で示しである。トランシーバ２１０が、ツイスト対ｒＳ
Ｊ又はｒＵＪインターフェース２１２からのパケットデ
ータを受信し且つ送信するべく結合されている。このツ
イスト対インターフェース２１２は、例えば、既存の電
話線とすることが可能である。

トランシーバ２１０は、更に、直列デジタルデータバス
２１６を介してＨＤＬＣコントローラ２１４へ結合され
ている。このＨＤＬＣＤＭＡコントローラ信機回路ＲＸ
２１８、送信機回路ＴＸ２２０及びＦＩＦＯバッファ２
２２を有している。

ＨＤＬＣコントローラ２１４は、並列デジタルデータバ
ス２２６を介して、連結用ＤＭＡコントローラ２２４へ
結合されている。

ＤＭＡコントローラ２２４は、ＣＰＵバス２３２を介し
て、中央処理袋装置（ＣＰＵ）２２８及びメモリ管理ユ
ニット（ＭＭＵ）２３０へ結合されている。ＭＭＵ　２
３０は、メモリバス２３６を介して、メモリ２３４へ結
合されている。

トランシーバ２１０、ＨＤＬＣコントローラ２１４、Ｄ
ＭＡコントローラ２２４、ＣＰＵ２２８及びＭＭＵ　２
３０の各々は、通信／コントロール信号バス２３８へ信
号を送信しそこから信号を受信するべく結合されている
。ＭＭ０２３０及びメモリ２３４は、別個の通信／コン
トロール信号バス２４０を有している。ＨＤＬＣコント
ローラ２１４は、ＤＭＡコントローラ２２４へ、受信機
バッファ満杯信号（ＲＢＦ）２４４を供給し且つバッフ
ァ空信号（ＢＥＳ）２４６を供給すべく結合されている
。ＤＭＡコントローラ２２４は、ＣＰＵ２２８へ、割り
込み信号２５４、アドレスポインタロジック（ＡＰＬ）
信号２５６及び有効アドレスロジック（ＶＡＬ）信号２
５８を供給すべく結合されている。更に、ＨＤＬＣコン
トローラは、フィールド変化（ＣＯＦ）２４８信号及び
メツセージ終了（ＥＯＭ）２５０信号をＤＭＡコントロ
ーラ２２４へ供給すべく結合されている。

第２図において、ツイスト対インターフェース２１２、
トランシーバ２１０、直列デジタルデータバス２１６及
びＨＤＬＣＤＭＡコントローラ２２４ットデータモード
（ＰＤＭ）システムを形成している。ＤＭＡコントロー
ラ２２４、ＣＰＵバス２３２、ＣＰＵ２２８、ＭＭＵ　
２３０、メモリバス２３６及びメモリ２３４は、デジタ
ル処理システムを形成している。並列デジタルデータバ
ス２２６は、ＰＤＭシステムをデジタル処理システムへ
結合させている。

連結動作（チェーン化） ＤＭＡ及びＲＸ／ＴＸは、ＣＰＵの所要の介入なしで最
小で２個の完全なメツセージを受信及び送信する能力を
有しており、このことは［連結動作（チェーン化）」と
呼称される。この特徴は、ＣＰＵが中断されることなく
データ送信及びデータ受信を行なうためにメモリアドレ
スをパイプライン化することを可能とする。この方法は
、一つのメツセージが送信されるか又は受信された直後
に、ＤＭＡレジスタをアップデートするためのＣＰＵに
与える負荷を軽減させる。

連続的なデータを通信する場合、ＣＰＵの最大割り込み
サイクルタイムリミツトは、数バイト時間から少なくと
も１個の完全なメツセージ十数バイト時間へ増加される
。この利点は、ＤＭＡが複数個のＨＤＬＣブロック間で
共用される場合に非常に重要となり、本システムは高い
データ速度を受入れることが予定される。本構成におい
ては、ユーザは、更に、複数個のメツセージの後にイン
タラブド即ち割り込みを行なうオプションを有している
。そうする場合、ユーザは、−度に全てのＤＭＡレジス
タをアップデートさせることが可能であり、その際に割
り込みの非効率性及び割り込み待ち時間を少なくとも２
倍だけ減少させる。

メツセージ分割 メツセージ終了（ＥＯＭ）　、フィールド変化（ＣＯＦ
）　、アドレスポインタロジック（ＡＰＬ）及び有効ア
ドレスロジック（ＶＡＬ）のそれぞれの信号が、本発明
の基礎となっているＣ　Ｐ　Ｕ／ＤＭＡ／ＨＤＬＣ間の
親密な相互作用を与えるために付加されている。コンピ
ュータの演算及びどこにメツセージが格納されるべきか
という管理のために、二進数を基礎としたｎを幕とする
、即ち２３−８．２’−１６，２’−３２などでメモリ
ブロックの割り当てを行なうことが便利である。

ＣＯＦ信号は、ＣＡＦ情報を受信した時にＤＭＡへ信号
を送るために使用される。ＣＡＦの長さは、ＣＰＵによ
ってプログラムされ、且つＣＡＦフィールドの長さに応
じて変化することが可能である。

ＣＯＦ表示を受信すると、ＤＭＡは、残りのメツセージ
（ＤＦデータ）が格納されるべき位置を変化させる。こ
のことは、実効的には、該メツセージを二つの部分、即
ちＣＡＦデータとＤＦデータの部分に分割して格納する
こととなる。このフィールド変化は、ＣＰＵの介入を必
要とすることなしに、ＤＭＡによって自動的に行なわれ
る。このことは、ＣＰＵがその他のデータを処理するこ
とを中断されることがなく、従って全体的なシステムの
効率を増加させることに寄与する。

−例として、ｌ５ＤＮ　　ＩＳＯモデルのレイヤ（層）
２及び３において（この説明が関連するものである）、
ＣＡＦフィールドは、少なくとも４バイトのデータを有
しており且つ８バイトを越えるデータを有することはな
い。ユーザは、ＣＡＦフィールドを受付けるために、８
バイト（２３−８）のメモリブロックを割り当てること
が必要であるに過ぎない。今や、ＤＦフィールド内に存
在することが可能な最大バイト数は２５６である（即ち
、２６０−１＆小のＣＡＦである４）。ＤＦフィールド
内の最大量のデータに対するメモリ割り当ては、最大Ｄ
Ｆデータと同一の（２’　−２５６）２５６バイトのブ
ロックで表わすことが可能である。

以前のＨＤＬＣシステムにおいては、このメツセージ分
割方法を欠如していたので、２６０バイトのデータ（Ｃ
ＡＦ及びＤＦ）を有するメッセ−ジを受付けるためには
５１２バイトを割り当てることが必要であった。この様
なシステムの最大メモリ効率は５１％（２６０１５１２
）である。メツセージ分割方法を使用する最大効率は１
００％（４＋２５６）／２６０である。更に、多くのメ
ツセージは非常に小さく、最大でも８バイトのＣＡＦを
有するに過ぎない。好適な方法（４バイトのＣＡＦ）を
使用する最大効率は５０％（４／８）である。なぜなら
ば、２５６バイトのＤＦフィールドは割り当てられる必
要がないからである。最大効率は、この場合も、使用さ
れる８個の位置に対して８個であるので１００％である
。従来の方法を使用すると、効率は、１％未満（４１５
１２）と低いものから最大でも２％（８１５１２）の範
囲である。全てのメツセージの８０％は非常に小さいの
で、この好適方法は、小さなメツセージに対する従来の
方法のメモリ効率と比較して５０倍の改善を与える。

第３図は、メモリ効率を増加させるためのメツセージ分
割方法を示している。左側には、受信されるべき二つの
ｌ５ＤＮメツセージを示しである。

オープニング（開始）フラッグを受取ると、ＤＭＡは、
ベクトルｖ１を介して外部メモリ内の第一メツセージに
対しＣＡＦ情報を格納する。ＣＯＦを受取った後に、Ｄ
ＭＡは、ベクトルｖ２を使用して、ＤＦ情報の格−を開
始する。第一メツセージが受取られると、ＥＯＭがＤＭ
Ａへ送給されて、第二メツセージのＣＡＦフィールド用
の次のベクトルとしてｖ３を選択する。ＥＯＭ信号は、
更に、ＣＰＵをインタラブドしく各メツセージの後にイ
ンタラブドすべくプログラムされている場合）、それは
Ｖｌ／Ｖ２ベクトルをアップデートすることが可能であ
る。このプロセスは、ＤＭＡがｖ１ベクトルを使用して
再度開始するまで、爾後のメツセージに対して継続して
行なわれる。これらのベクトルは、二つのメツセージの
ＤＭＡ連結化を支持するために少なくとも４レベルの深
さでなければならないが、二つを超えたメツセージの連
結化をサポートするためにベクトルレベル数を増加させ
ることが可能である。前述した如く、再送用の情報の準
備をするために外部メモリ内のＣＡＦブロックにおいて
データ操作がしばしば行なわれる。第３図は、ＣＡＦ情
報を操作するために、ユーザは高々８バイトを移動させ
ることを示している。従来の方法を使用するシステムに
おいては、最高で２６０バイトを移動させねばならない
。送信ＤＭＡセクションは、受信セクションと非常に類
似した動作を行なう。送信機がメツセージの送信を開始
すると、ＤＭＡはベクトルｖ５を介してＣＡＦフィール
ドのために必要とされるデータをフェッチする。次いで
、それは、ベクトルｖ７を使用して、ＤＦフィールド用
のデータのフェッチを自動的に開始する。この作業を完
了すると、それは、ｖ５／ｖ７ベクトルをアップデート
することが可能であることをＣＰＵへ知らせ、且つ自動
的にベクトルｖ６ヘスイツチする。今や、ＤＭＡは、送
信すべき次のメツセージに対する情報を検索するために
使用することが可能となる。

この好適な方法を使用する送信の期間中、ユーザは、分
離されているＤＦを信号ＣＡＦへ添付することが可能で
ある。このことは、単一の宛て先又は非常に少ない宛て
先へ送信を行なう場合に有用である。更に、ユーザは、
更に、多数の宛て先へ共通のＤＦを容易に送信すること
が可能である。

ＤＦは１個の位置の中に格納することが必要であるに過
ぎず、且つ複数個のＣＡＦヘッダへ添付することが可能
である。これらの方法の各々は、効率を増加させる。な
ぜならば、格納することが必要とされる情報はより少な
く且つＣＰＵデータ操作は最小とされているからである
。ＤＭＡ連結化の組合せは、単にＣＡＦ情報のみでメツ
セージを送信する能力を有している。

ＰＬ アドレスポインタロジック（ＡＰＬ）は、任意の与えら
れた時刻においてどのベクトル（ＶＡ。

Ｖ６、ＶＣ，など）が使用中であるかを決定するために
ＣＰＵによって使用される。ＡＰＬロジックは、送信機
又は受信機の両方に対して存在し且つ各々に対して独立
的に機能する。第４図は、どのベクトルが使用中である
かを識別するために３ビットのＡＰＬが使用される場合
の例を示している。換言すると、ＡＰＬ−１１０である
と、ベクトルＶＣが使用中であり、ＡＰＬ−１１１であ
ると、ベクトルＶＨが使用中である。

１個のベクトルが使用された後に、ＤＦフィールド内に
データが存在するか否かに依存してＡＰＬは１又は２だ
けインクリメントする。ＤＦフィールドがデータを有し
ている場合、ＡＰＬは１だけインクリメントされ、そう
でなければ２だけインクリメントされる。ＡＰＬがその
限界へインクリメントされた後に（第４図における場合
、ＡＰＬ−１１１）　、ＡＰＬはＶＡ　（０００）ベク
トルへ復帰し且つメツセージが通信されるに従いそれら
のメツセージの回転、ベクトル化を継続して行なう。

ＡＰＬがＶＡＬロジック（これについては後述する）と
関連して使用される場合、ＣＰＵは、どのベクトルが使
用されたかということ及びどのベクトルが任意の与えら
れた時間においてアップデートされることを必要とする
かを決定することが可能である。この情報を使用するこ
とにより、ＣＰＵは、メツセージ情報を配置すべき箇所
又はそこから検索すべき箇所へインタラブドされないベ
クトルを供給することが可能である。

ＡＰＬにおけるビット数は、固定することは必要ではな
いが、適宜のシステムに対して必要とされる連結動作（
チェーン化）のレベルを受入れるために減少させたり増
加させたりすることが可能である。（２ビツトは２個の
分割メツセージをベクトル化することが可能であり、４
ビツトは８個の分割メツセージをベクトル化させること
が可能である）。第４図の場合、ＣＰＵは４個の分割メ
ツセージを連結させることが可能である。

ＶＡＬ 有効アドレスロジック（ＶＡＬ）は、アドレスベクトル
の管理のためにＡＰＬロジックと関連して使用される。

各アドレスベクトルに対して、そのベクトルの状態を表
示する対応するＶＡＬビットが存在している。その値が
０である場合、そのベクトルは無効（不使用）であると
考えられ且つ１と等しい場合には、有効である。ＶＡＬ
ビットは、そのベクトルが新たな値でアップデートされ
た場合には１にセットされ、且つＤＭＡがそのベクトル
を使用した場合には、リセットされる。ＶＡＬロジック
は、どのベクトルを新たな値でアップデートすることが
必要であるかということをＣＰＵへ知らせ、且つＡＰＬ
ロジックと共に使用された場合に、メツセージのベクト
ル化を制御するためのフィードバックを与える。

更に、ＶＡＬロジックは、ＤＭＡが無効なベクトルを使
用せんとしたことを検知することが可能であり、且つＣ
ＰＵに対してエラー条件を知らせる。ＶＡＬビット及び
ＡＰＬビットを検査することにより、ＣＰＵは、更に、
ＣＡＦ情報のみを有するメツセージを決定することが可
能であり、従って不使用のＤＦブロックを再割り当てさ
せることを可能とする。

以上、本発明のメモリ管理方式を、直接メモリアクセス
コントローラと関連して使用されるパケットデータモー
ドシステムに対して説明した。しかしながら、本発明は
この様な特定のシステムに対する使用のみに制限される
べきものではなく、種々の変形及び修正が可能であるこ
とは勿論である。

以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
そはなく、本発明の技術的範囲を逸脱することなしに種
々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は従来技術を示したブロック図、第２図は本発明
の好適実施例を示したブロック図、第３図は本発明に基
づいてどの様にしてメモリが使用されるかを示した説明
図、第４図は本発明に基づ＜ＡＰＬ及びＶＡＬロジック
の受信機の一例を示した説明図、である。 （符号の説明） ２１０：トランシーバ ２１２：ツイスト対インターフェース ２１４：ＨＤＬＣコントローラ ２１８：受信機回路ＲＸ ２２０：送信機回路ＴＸ ２２２　：　Ｆ　Ｉ　ＦＯバッファ ２２４：ＤＭＡコントローラ ２２８　：　ＣＰＵ ２３０：ＭＭＵ ２３４：メモリ

Claims (1)

1. 【特許請求の範囲】 １、直接メモリアクセスＤＭＡコントローラと関連して
   使用されるパケットデータモードシステム用のメモリ管
   理方式であってメモリ格納部からメッセージを抽出し且
   つ送給するか又は各メッセージがコントロール／アドレ
   スフィールド（ＣＡＦ）を有し且つデータフィールド（
   ＤＦ）を有する場合があるメモリ格納部へそのメッセー
   ジを受信し且つ格納するタイプのメモリ管理方式におい
   て、 ａ）フィールド信号の変化を発生する手段、ｂ）前記フ
   ィールド信号の変化を前記ＤＭＡコントローラへ送信す
   る手段、 ｃ）メッセージ終了信号を発生する手段、 ｄ）前記メッセージ終了信号を前記ＤＭＡコントローラ
   へ送信する手段、 を有しており、前記ＣＡＦ及び前記ＤＦが互いに別々に
   格納されることを特徴とするメモリ管理方式。 ２、特許請求の範囲第１項において、前記メモリ管理方
   式が、更に、中央処理装置（ＣＰＵ）と関連して使用さ
   れ、前記方式が、更に、中断されることのないデータ伝
   送のために前記ＣＰＵの介入を必要とすることなしに少
   なくとも二つの完全なメッセージを一体的に連結する手
   段を有することを特徴とするメモリ管理方式。 ３、特許請求の範囲第２項において、前記ＤＭＡコント
   ローラが、連結したメッセージを伝送した後にアップデ
   ートすることが可能なＤＭＡレジスタを有することを特
   徴とするメモリ管理方式。 ４、特許請求の範囲第２項において、更に、前記ＣＡＦ
   及びＤＦが格納されているメモリ内の位置を表示する手
   段を有することを特徴とするメモリ管理方式。 ５、特許請求の範囲第４項において、前記表示する手段
   が複数個のベクトルを有することを特徴とするメモリ管
   理方式。 ６、特許請求の範囲第５項において、更に、どのベクト
   ルが使用されているかを決定するために前記ＣＰＵによ
   って使用するためのアドレスポインターロジックを有す
   ることを特徴とするメモリ管理方式。 ７、特許請求の範囲第６項において、更に、前記ベクト
   ルの適宜の一つをアップデートするために前記ＣＰＵへ
   命令を与える手段を有することを特徴とするメモリ管理
   方式。 ８、特許請求の範囲第７項において、前記命令を与える
   手段が、第一条件と第二条件とを具備しており前記第二
   条件において有効ロジック標識を持った前記ベクトルの
   前記適宜の一つをアップデートするために前記ＣＰＵに
   命令を与えるための有効アドレスロジック標識を有する
   ことを特徴とするメモリ管理方式。 ９、特許請求の範囲第８項において、更に、ＤＦが存在
   するか否かを決定する手段を有することを特徴とするメ
   モリ管理方式。 １０、特許請求の範囲第１項において、前記方式がＨＤ
   ＬＣシステムと共に使用するものであることを特徴とす
   るメモリ管理方式。 １１、特許請求の範囲第１０項において、前記ＨＤＬＣ
   システムがＩＳＤＮシステムであることを特徴とするメ
   モリ管理方式。 １２、特許請求の範囲第１項において、単一のＤＦを複
   数個のＣＡＦへ添付することが可能であることを特徴と
   するメモリ管理方式。 １３、特許請求の範囲第１項において、複数個のＤＦを
   単一のＣＡＦへ添付させることが可能であることを特徴
   とするメモリ管理方式。 １４、各メッセージがコントロール／アドレスフィール
   ド（ＣＡＦ）を有しており且つデータフィールド（ＤＦ
   ）を有する場合があるメッセージを送信するためのパケ
   ットデータモードシステム用のメモリ管理方式において
   、 ａ）ＨＤＬＣコントローラ、 ｂ）ＤＭＡレジスタを持った直接メモリアクセスＤＭＡ
   コントローラ、 ｃ）ＣＰＵ、 ｄ）前記ＨＤＬＣコントローラ内にフィールド信号の変
   化を発生させる手段、 ｅ）前記ＨＤＬＣコントローラから前記ＤＭＡコントロ
   ーラへ前記フィールド信号の変化を通信する手段、 ｆ）前記ＨＤＬＣコントローラ内にメッセージ終了信号
   を発生する手段、 ｇ）前記ＨＤＬＣコントローラから前記ＤＭＡコントロ
   ーラへ前記メッセージ終了信号を通信する手段、 ｈ）二つ以上のメッセージを一体的に連結し、その際に
   前記ＣＰＵによる介入なしに連結したメッセージを形成
   する連結手段、 ｉ）前記連結したメッセージを送信した後に前記ＤＭＡ
   レジスタをアップデートする手段、ｊ）ＣＡＦ及びＤＦ
   が格納されているメモリ内のアドレスを表示する複数個
   のベクトル、 ｋ）どのベクトルが使用されているかを決定する手段、 ｌ）前記ベクトルの適宜の一つをアップデートするため
   に前記ＣＰＵに命令を与える手段、ｍ）ＤＦが存在する
   か否かを決定する手段、を有しており、前記ＣＡＦ及び
   前記ＤＦが互いに別々に格納されていることを特徴とす
   るメモリ管理方式。