JP2873044B2

JP2873044B2 - 非同期時分割通信網における信号メッセージの処理装置

Info

Publication number: JP2873044B2
Application number: JP2084761A
Authority: JP
Inventors: ジヤン―ミシエル・バルザノ
Original assignee: Alcatel NV
Current assignee: Alcatel Lucent NV
Priority date: 1989-03-30
Filing date: 1990-03-30
Publication date: 1999-03-24
Anticipated expiration: 2014-03-24
Also published as: NO901413D0; IL93913A0; PH27324A; ATE115801T1; DE69014949T2; CA2013273C; CN1020033C; AU5211990A; JPH02288440A; NO302329B1; FI104868B; CN1047774A; FI901560A0; KR900015498A; MY107730A; US5101403A; BR9001458A; DE69014949D1; FR2645380A1; DK0390015T3

Description

【発明の詳細な説明】本発明は、データ通信の分野、特に、非同期時分割
（略号ATD）に特に適応した通信プロトコルにおける信
号の処理、より詳細には、該信号メッセージ中の誤り処
理に係る。

発明の背景通信網で搬送される伝送データに対して種々の外乱が
作用し、所要の伝送品質に適合できないほどの誤り率が
生じるおそれがある。この現象を緩和するために、伝送
されるデータをフラグメントに分割し、受信フラグメン
トが誤りを含むときにはこれを検出し、その再送を要求
するという基本原理に基づいた伝送プロトコルが使用さ
れている。

OSI（開放形システム相互接続）標準では、システム
間のデータ交換のために７つの層が規定され、サブレイ
ヤ2.1が誤り検出に関係する。この層は、データを分割
し、フレームに組立て直し、フレームにおける誤りを検
出すべく機能する。例えばHDLCプロトコルのサブレイヤ
2.1を処理する既存の方法及び装置は、入力に出現する
連続データ流を処理するように構成されている。従っ
て、特定のデータ分割法が使用され、各フレームの前後
に既知のパターン、例えばHDLCではパターン「0111111
0」を付加することによってフレームを区切る。また、
情報とフレーム区切りパターンとの類似を避けるため
に、１つのフレーム内部で５つの連続する「１」が認識
されたときは系統的に１つの「０」を挿入する。

上記のごとき既存の方法及び装置は、非同期時分割法
には十分に適応できない。その理由は、非同期時分割法
が以下のごとき特殊性を有するからである。

データが例えば36バイト（そのうちの32バイトが有効
データ）ずつのブロック（cellule）形状に自然に分割
され、ブロックが公知の方法で区切られる。

通信網を通過後に多数の異なる呼出し（communicatio
n）に属するブロックがインターレースされる。

従って、既存の装置では、データを冗長的に分割する
必要があり、また処理以前にデータのインターレースを
解除する必要がある。

本発明の目的は、公知の方法の欠点を是正し、ブロッ
ク中の最小数のバイトを用い層2.1のプロトコルを実行
させることによって、非同期時分割信号メッセージの転
送速度を増加させることである。

発明の概要本発明によれば、非同期時分割に適応した通信プロト
コルを用い、すべての種類の情報がブロック単位で交換
され、仮想回路の番号を含むヘッダが各ブロックの前に
挿入され、通信網に接続された制御ステーション間で信
号メッセージが交換され、通信プロトコルの信号送受信
機能を実行するプロセッサが制御ステーション内で前記
信号メッセージを処理する型の非同期時分割通信網にお
ける信号メッセージの処理装置であって、該処理装置
は、各制御ステーションを通信網に接続すべく各制御ス
テーションに設置されており、該処理装置が、通信網に
接続されたプロトコル処理回路と、メモリと、送信制御
メモリと、受信制御メモリと、処理回路、メモリ及び制
御メモリに接続されたデータバスと、処理回路及びメモ
リに接続されたアドレスバスと、メモリ、制御メモリ及
び上位プロセッサに接続された上位レベル処理バスとを
含み、プロトコル処理回路が、プロトコルの誤り検出機
能、即ち伝送誤りを各ブロック毎に検出する機能、ブロ
ックの欠落または付加を検出する機能、上位レベルプロ
セッサによって送出された信号メッセージをブロックに
分割する機能及び受信の際に複数の異なる信号メッセー
ジに属するブロックのインターレースを解除する機能と
を果たし、メモリが送信メモリと受信メモリとを含み、送信メモ
リは、上位レベルプロセッサによって送出された送信す
べきメッセージを記憶する第１及び第２の送信ゾーン
と、第１及び第２の送信ゾーンに関する第１及び第２の
メモリワードと、送信コンテキスト部とを含み、前記第
１及び第２のメモリワードの各々は、プロセッサによっ
て伝送または読取られるメッセージの終端に、処理回路
によって送出されたメッセージ終了フラグを含み、前記
送信コンテキスト部は、処理回路によって処理される仮
想回路毎に１つの送信コンテキストを含み、各送信コン
テキストは、送信すべきブロック番号を特定し且つ送信
されたブロックのカウンタとして機能しており、受信メ
モリは、１つのブロックの１つの情報フィールドに各々
が対応する情報ゾーンから成るデータ部と、該情報ゾー
ンと同数の記述子を有する記述部とを含み、各記述子
は、対応する情報ゾーンの状態を示す第１フラグと、該
ゾーンがメッセージの初端を含むか否かを示す第２フラ
グと、該ゾーンがメッセージの終端を含むか否かを示す
第３フラグとを有し、前記ゾーンに記憶された情報のバ
イト数と該ゾーンの内容を受信した仮想回路の番号とを
与え、受信メモリは更に、クロックカウントレジスタ
と、オーバーフローフラグを有する第３のメモリワード
と、処理回路によって処理される仮想回路毎に１つの受
信コンテキストを有する受信コンテキスト部とを含み、
各受信コンテキストはメッセージの初端を含むゾーンに
対応する記述子のアドレスと予定された次のブロックの
番号とを与え、複数のブロックを含むメッセージが前記
受信コンテキストに対応する仮想回路で受信中であるこ
とを示す第４フラグを有することを特徴とする非同期時
分割通信網におけるメッセージの処理装置が提供され
る。

本発明の装置は、ATDで使用される情報ブロックを単
位としレベル2.1の誤り検出層を有するプロトコルに基
づいて以下の機能を実行し得る。

伝送すべき信号メッセージを分割し、ブロック形状に
組立て直す。例えば約15Mbit/秒の高い転送速度を得る
ためには、ブロックのサイズに比較してメッセージのサ
イズを大きくしてもよい（4Kバイト）。

各ブロック中の有効データに対して16ビット毎の巡回
冗長検査を行なってブロック毎に誤りを検出する。

呼出し中の新しいブロック毎に増分されるシーケンス
カウンタを使用してブロックの欠落または付加を検出す
る。何故ならATD通信網では、オーバーロードの際にユ
ーザーに警告なくブロックの欠落または付加を生じる場
合がある。

種々の呼出し中の信号ブロックのインターレースを解
除する。

正しい完全なメッセージだけ、即ち、誤りがなくブロ
ックの欠落または付加のないメッセージだけが上位レベ
ルに転送される。装置は2048の呼出しを同時に処理し得
る。各呼出しが異なる仮想回路番号に対応する。

添付図面に示す実施例に基づく以下の記載より、本発
明が更に十分に理解されよう。

実施例第１図は、非同期時分割通信網（ATDN）の内部プロト
コルのレベル2.1を処理する本発明装置の概略図であ
る。装置は、プロトコル処理回路CTP、メモリＭ、送信
制御メモリFE及び受信制御メモリFRを含む。プロトコル
処理回路CTPはプログラマブル論理セルアレイであり、
例えばXILINX社のXC3090素子から成る。処理回路は、各
々がATDN通信網に接続されブロックを送受信し得る送信
インタフェースAIIEと受信インタフェースAIIRとから成
るブロックインタフェースAIIを備える。メモリＮは、3
2000の16ビットワードとして編成された２ポートランダ
ムアクセスメモリ（RAM）であり、送信メモリ部MEと受
信メモリ部MRとを含む。

メモリＭはメッセージを記憶し得るバッファを構成
し、２つのポートがバス割り当ての問題を解決して、処
理回路CTPとバスBPを介してメモリＭに接続されたレベ
ル2.2の処理プロセッサとの間の交換速度を最適にす
る。送信制御メモリFEと受信制御メモリFRとはFIFO（先
入れ先出し）型メモリであり、処理回路CTPとレベル2.2
の処理プロセッサとを対話させる。これらのメモリFE及
びFRの各々は16ビットワードによって構成されている。
メモリＭ及び制御メモリFB,FRはデータバスBDによって
処理回路CTPに接続されている。制御メモリはバスBPに
も接続されている。メモリＭもアドレスバスBAによって
処理回路CTPに接続されている。

通信ブロックの各々は、36バイト、即ち４つのヘッダ
バイトと32の有効バイトとを有する。第2A図によれば、
ヘッダは、ブロックが属する呼出しを識別する12ビット
の仮想回路番号ビットCVを含み、仮想回路番号はビット
８〜15及び20〜23のビットCVに記憶される。第2A図の残
りの16ビット、即ちビット０〜７、16〜19及び24〜31
は、ヘッダ中の誤りを検出し訂正するフィールドと本出
願に無関係な種々のビットとを含む。

第2B図は、通信ブロックの有効内容を示す。この通信
ブロックは、メッセージ開始フラグビットＤと、メッセージ終了フ
ラグビットＦと、バイトＬの存在を示すフラグIpと、ブ
ロックの番号付けをするためのモジュロ32の５つのビッ
トＮとを有する制御バイトCTRLと、フィールドINFOS中の情報の有効長さを示すバイトＬ
と、上位層を支持する情報フィールドINFOSと、ブロックの32バイトの巡回冗長検査を行なう２つのバ
イトCRCとを含み、生成式は多項式Ｘ¹⁶＋Ｘ¹²＋Ｘ⁵＋１で示される。

Ipビットが使用されている場合、該ビットは処理回路
CTPで処理され、 Ip＝１のとき、バイトCTRLの直後のバイトは、最大で
28の有効バイトを有するフィールドINFOS中の有効バイ
ト数を示すバイトＬである。

Ip＝０のとき、バイトCTRLの直後のバイトは、情報バ
イトであり、従ってフィールドINFOS中に29の有効バイ
トが存在する。

逆の場合、非使用のIpビットは送信の際に１に設定さ
れ受信の際には読取られないので、バイトCTRLの直後の
バイトは、フィールドINFOSが完全利用されているとき
でも常に長さバイトである。

第１図の装置は、2048の仮想回路を２つの伝送方向で
処理する。このために、仮想回路番号の下位11ビットだ
けが処理される。

送信方向で装置は２つのインタフェース、即ち、レベ
ル2.2の処理プロセッサとのインタフェースと処理回路C
TPの送信インタフェースAIIEとを含む。前者のインタフ
ェースは、処理回路CTP及びレベル2.2の処理プロセッサ
によって同時に書込みまたは読取りされ得る送信メモリ
MEと送信制御メモリFEとから構成されている。

第３図に概略図で示した送信メモリMEは16ビットのメ
モリワードによって構成されており、２つの主要部、即
ちデータ部及び送信コンテキスト部CTxと、２つのレジ
スタRECPIA,RECPIBとを含む。

データ部は、処理及び伝送すべきメッセージを記憶し
た２つのゾーンZA,ZBに分割され、各ゾーンは最大長さ
４キロバイトのメッセージを受信するに十分なサイズを
有する。

送信コンテキスト部CTxは、制御バイトCTRLのフィー
ルドＮの中で送信されるブロックの番号付けに使用され
る。処理される仮想回路毎に１つの送信コンテキストが
存在する。従って合計2048のコンテキストが存在する。
送信コンテキストは第４図に示すように16ビットワード
によって構成され、そのうちのビット０〜４だけが使用
される。これらの５つのビット（No CELL）は送信すべ
きブロックの番号を特定し、従ってモジュロ32のブロッ
クカウンタを構成する。

２つのレジスタRECPIA,RECPIBは、各々が１つのメモ
リワードを含み、１つのビットTA,TBだけを記憶する。
これらのワードは、処理回路CTPによって書込まれレベ
ル2.2のプロセッサによって読取られる。ビットTAまた
はTBは対応するゾーン即ちゾーンZAまたはZBに記憶され
たメッセージの送信後に回路CTPによって１に設定され
る。

メッセージは以下のごとく送信される。

プロセッサは、処理すべき完全メッセージを送信メモ
リの２つのゾーンのうちの空いたゾーンZAまたはZBに書
込み、次に４バイトのコマンドを送信制御メモリFEに書
込む。このコマンドは第５図に示されている。

第５図によれば、該コマンドは、メッセージが送信されるべき仮想回路の番号を示すビ
ットCV即ちビット０〜10（この番号はメッセージの各ブ
ロックのヘッダに書込まれている）と、メッセージの情報フィールドの８ビットバイト数を示
すビットNoct即ちビット16〜27と、送信すべきメッセージを記憶するゾーンZA（Ｚ＝０）
またはZB（Ｚ＝１）を示すビットＺ即ちビット28と、送信終了（即ち完全メッセージの送信）を示すために
回路CTPがレベル2.2のプロセッサに割り込みを送る必要
があることを示すビットＩ即ちビット29と（どの場合に
も回路CTPはレジスタRECPIAまたはRECPIBのビットTAま
たはTBを設定する）、コマンドのタイプを特定し後で使用するために維持す
るビットＴ、即ちビット30,31とを含む。

ビット11〜15は非使用である。

送信処理アルゴリズムは以下の通りである。

プロトコル処理回路CTPは送信制御メモリFEの状態を
定期的に走査し、該メモリが空でないときは以下の動作
を実行する。

送信制御メモリFEのコマンドを読取る。

送信後のバイト番号とコマンドに含まれたバイト番号
Noctとを特定する回路CTP中のカウンタを初期化する。

ATD回線網にメッセージの最初のブロックのヘッダを
送信する。この送信は（第５図に示す）コマンドによっ
て供給される仮想回路の番号CVを含む４バイト（第2A
図）を合む。

制御バイトCTRLを送る（第2B図）。

−制御バイトCTRLがメッセージの第１ブロックであって
バイトカウンタが28より多いときはDF＝「10」、 −中間のブロックであってバイトカウンタが28より多い
ときはDF＝「00」、 −メッセージの最終ブロックであってバイトカウンタが
28以下のときはDF＝「01」 −メッセージの第１ブロックであってバイトカウンタが
28以下のとき（メッセージが１つのブロックだけを含む
とき）はDF＝「11」である。

上記の動作はIp非使用の場合であり、この場合にはIp
が送信の際に組織的に１に設定される。

コマンドによって指示された仮想回路に対応する送信
メモリNEのコンテキスト中のブロックカウンタ（第４
図）を読取る。

送信すべき次のブロックの番号を送信メモリに書込む
ことによって仮想回路に対応するコンテキストを更新す
る。この更新ではブロックカウンタを１つ増分する。

長さバイトＬを送出する。この長さバイトは、Ｆ＝１
（メッセージの終端）のときはバイトカウンタからコピ
ーされ、Ｆ＝０のときは値28である。

送信メモリのメッセージ記憶ゾーンから28バイトを読
取る。このゾーンはコマンド中でビットＺによって特定
される。次にこれらのバイトを送信インタフェースAIIE
を介して送信する。

２つの巡回冗長検査バイトCRCを送出する。該検査は
ブロックの32の有効バイトで順次に計算される。

バイトカウンタが空になるまでブロックの送信を継続
する。この場合、レジスタRECPIAまたはRECPIBのビットTAまたはTBを
「１」に設定し、コマンドに特定されているならばレベ
ル2.2のプロセッサに割り込みを送出する。

送信制御メモリFEの状態を回路CTPによって再度走査
する。

回路CTPで初期化された送信すべきバイトをカウント
するカウンタは、送信メモリFEのコマンドが読取られた
後に、ATDN通信網で１つの情報バイト（情報バイトは送
信メモリから取出される）が送信される度毎に１ずつ増
分される。

本発明装置は受信方向でも２つのインタフェース、即
ち、レベル2.2のプロセッサとのインタフェースと処理
回路CTPの受信インタフェースAIIRとを含む。

前者のインタフェースは、回路CTPとレベル2.2のプロ
セッサとによって同時に書込みまたは読取りが行なわれ
る２ポートRAM型受信メモリMRと受信制御メモリFRとか
ら構成されている。

第６図に概略図で示す受信メモリMRは、16ビットのメ
モリワードによって構成され、３つの主要部、即ち、デ
ータ部DOと記述部DESと受信コンテキスト部CRxとを含
む。

データ部DOは、Ip使用中の場合に各ブロックの情報フ
ィールドINFOSが28バイトを含むかまたは29バイトを含
むかに従って28バイトまたは29バイトのゾーンに分割さ
れる。データ部は1407ゾーンを含む。

記述部DBSは、前記ゾーンに関連するすべての記述子
を含む。４バイトのゾーン記述子が各ゾーンに対応す
る。

受信コンテキスト部CRxは、ブロックの順序付け及び
受信メッセージを特定する仮想回路中の第１ゾーンの識
別に使用される。処理される各１つの仮想回路に４バイ
トの受信コンテキストが対応する。本発明装置は2048の
仮想回路を処理するので、受信コンテキスト部CRxのサ
イズは8192バイトである。

上記の３つの主要部に加えて受信メモリMRは更に、メモリワードによって構成され、受信メモリMRの不測
のオーバーフローをレベル2.2のプロセッサに伝えるビ
ットＵ（Ｕ＝１）を有するレジスタRRCPIと、クロックカウントレジスタを構成するメモリワードＨ
とを含む。

第７図は、４バイトのゾーン記述子の構造を示す。各
記述子は、受信メモリMRの２つのワードに相当する。こ
のゾーン記述子は、 −ゾーン記述子に対応するゾーンの内容を受信した仮想
回路の番号を示すビットCV即ちビット０〜10と、 −記述子に対応するゾーンに記憶された有効バイト数を
示すビットLD即ちデータ長さから成るビット16〜20と、 −ゾーンがメッセージ終了を含むことを示すビットＦ即
ちビット29と、 −ゾーンがメッセージの始まりを含むことを示すビット
Ｄ即ちビット30と、 −ゾーンの状態が空きであるかまたは「信号を含む」か
を示すビットＳ即ちビット31とを含む。

ゾーンの状態が「信号を含む」場合、該ゾーンは、レ
ベル2.2のプロセッサにその到着が予告された完全メッ
セージの初端を受信した最初のゾーンである。

ビット11〜15及び21〜28は非使用である。

第８図は受信コンテキストの構造を示す。該受信コン
テキストは、 −メッセージの初端に含まれたゾーン記述子の第１ワー
ドのアドレスの上位14ビットから成る部分Ad.DBS.Z1即
ちビット０〜13と、 −受信中の多数ブロックメッセージ中の到着予定の次の
ブロックの番号を示すビットNo CELL即ちビット16〜20
と、 −Ｅ＝１のときに複数ブロックから成るメッセージが受
信コンテキストに対応する仮想回路で受信中であること
を示すビットＥ即ちビット31とを含む。

受信メモリMRのデータ部DO及び記述部DESは、巡回バ
ッファとして管理される。バッファ及び対応する記述子
の上位桁のゾーンは夫々、回路CTPに内蔵され実際には
前記部の各々の第１メモリワードのアドレスから成る現
在ポインタによってマークされる。ブロックからの情報
が記憶される度毎に現在ゾーンポインタは14ずつ増分さ
れ、現在記述子ポインタは２ずつ増分される。（各メモ
リワードは16ビット１ワードから構成される）。

受信の処理アルゴリズムを以下に説明する。

回路CTPは受信インタフェースAIIRから受信ブロック
のヘッダを読取り、仮想回路の番号CVを内部に記憶し
（第2A図、ブロックのヘッダ）、制御バイトCTRL及び必
要に応じて長さバイトＬを読取る（第2B図、１つのブロ
ックの内容）。

回路CTPは受信メモリワードMR内で、受信した仮想回
路に対応する受信コンテキスト及び現在ポインタによっ
て指示されたデータゾーンに対応する記述子を読取る。

制御バイトCTRLのビットＤ及びＦの値に従って４つの
異なる動作が考えられる。

以下の基本部分は４つの動作に共通である。

順序付けエラーの有無を検出するために、受信コンテ
キストのビットＥと受信ブロックのビットＤ及びＦとを
比較する。

タイプ１のエラーは、Ｅ＝１で次のブロック（Ｄ＝
０、Ｆ＝０）または最終ブロック（Ｄ＝０、Ｆ＝１）の
到着が予想されたのに最初のブロック（Ｄ＝１）が到着
したときに生じる。

タイプ４のエラーは、Ｅ＝０で最初のブロックＤ＝１
の到着が予想されたのに次のブロック（Ｄ＝０、Ｆ＝
０）または最終ブロック（Ｄ＝０、Ｆ＝１）が到着した
ときに生じる。

長いメッセージ中のブロックの欠落（タイプ２のエラ
ー）を検出するために、受信ブロックの番号Ｎ（この番
号は制御バイトCTRLの５ビットに含まれる）と受信コン
テキストに書込まれていた予想番号（No CELL）とを比
較する。予想ブロック番号（No CELL）の値は、長いメ
ッセージの最初のブロックを受信する度毎に再初期化さ
れ（Ｄ＝1,F＝０）、次のブロックを受信する度毎に更
新される（Ｄ＝0,F＝０）。

ブロックが１つだけの場合には、ブロック番号（No C
ELL）の値は考慮されない（Ｄ＝1,F＝１）。

ゾーンが使用可能であるか否か（タイプ３のエラー）
を判断するために、現在ゾーンポインタによって指示さ
れた現在ゾーンの記述子のビットＳ及びＤを分析する。

Ｓ＝0,D＝０ゾーン使用中Ｓ＝0,D＝１ゾーン使用中Ｓ＝1,D＝０ゾーン使用中Ｓ＝1,D＝１ゾーン非使用、ブロック抹消、タイプ３
のエラー。

ゾーン使用中の場合、受信ブロックの部分INFOSが現
在ゾーンに記憶され、ゾーン記述子（ビット０〜16）の
仮想回路の番号CVが更新され、ゾーン及び記述子の現在
ポインタが増分される。

ブロック中のビットエラー（タイプ５のエラー）を検
出するために、受信ブロックの巡回冗長検査CRCの値を
分析する。

ゾーンの記述子、即ちビットＳ、Ｄ、Ｆ及びLDは、ビ
ットＥと、ビット０〜13、即ちメッセージの最初のブロ
ックの場合にはメッセージの始まりを含むゾーン記述子
の第１ワードとメモリワードRRCPIとクロックカウンタ
Ｈとのアドレスを与えるAd.DES.Z1ビットとをもつ受信
ブロックの仮想回路に関する受信コンテキスト中で更新
される。

ブロックがメッセージの終了を含みＦ＝１でエラーが
存在しない場合には、メッセージの最初のブロックを含
むゾーンの記述子のビットＳは該ゾーンをマークするた
めに「１」に設定される。メッセージが１つのブロック
だけから成る場合、即ちＤ＝1,F＝１の場合、記述子は
現在ゾーン記述子であり、ブロックが最終ブロックであ
る場合、即ちＤ＝0,F＝１の場合、最初のブロックを含
むゾーンのアドレスがコンテキストに与えられる。

第９図に示すフォーマットを有するコマンドが回路CT
Pによって受信制御メモリFRに送出される。

（第９図の）フォーマットを有するコマンドは、４バ
イトを有し、送信時点に受信メモリMRのクロックカウントレジスタ
Ｈによって与えられるコマンドの送出時点を有する信号
時間ビットHS即ちビット０〜15と、メッセージの始まりを含むゾーンの記述子の最初のワ
ードのアドレスの下位14ビットAd.DES.Z1即ちビット16
〜29と、後で使用するために保留され現在は「11」に設定され
たコマンドのタイプを特定するビットＴ即ちビット30及
び31とを含む。

タイプ１のエラーを除くすべてのタイプのエラーで
は、受信中のメッセージが欠落しレベル2.2のプロセッ
サに伝送されない。１つのエラーが生じると以下の処理
が行なわれる。不時のエラーを生じさせずに同じ仮想回
路で次のメッセージの始まりを受信できるように、受信
メッセージ（ブロック）の仮想回路に関する受信コンテ
キスト中のビットＥが零にリセットされ、現在受信中の
メッセージの最初のゾーンを解放するために該ゾーンの
記述子のビットＤが零にリセットされる。しかしなが
ら、巡回冗長検査CRCにエラーが生じた場合、即ちタイ
プ５のエラーが生じた場合には、受信メモリMRのデータ
部DOにブロックが記憶された後にのみエラーが検出され
るので、実際にはデータゾーン使用中である。その他の
タイプのエラーの場合には、ブロックが受信メモリに記
憶されないのでゾーン及び記述子の現在ポインタは増分
されない。

ビットＳ＝０及びビットＤ＝１を有する記述子（即
ち、終りが欠落したメッセージまたは受信未完了のメッ
セージの始まりを含むゾーン）が読取られた場合には、
該ゾーンが使用中である。しかしながら、該ゾーンによ
って占拠されていた仮想回路に新しいメッセージを受信
できるように、該ゾーンに先に記憶されていたメッセー
ジの受信コンテキスト中のビットＥ（長いメッセージ受
信中を示すフラグ）を零にリセットする必要がある。記
述子は仮想回路の番号を含み、これによって、ビットＥ
を零にリセットすることが必要な仮想回路に対応する受
信コンテキストを検索し得る。

Ｓ＝１及びＤ＝０の組み合わせは使用されない。ゾー
ンは空であると考えられる。

受信メモリMRのデータ部DOの読取はレベル2.2プロセ
ッサのタイミングで行なわれる。該プロセッサは、空の
状態から空でない状態に移行するとき、次いで各メッセ
ージの読取毎に、空の受信制御メモリが見付かるまで受
信制御メモリFRを検索する。

レベル2.2プロセッサによるメッセージの読取手順を
以下に説明する。

受信制御メモリFRに受信コマンド（第９図）を読取
る。

メッセージの始まりを含むゾーンの記述子を読取る。
このアドレス（Ad.DES.Z1）はコマンドによって与えら
れ、読取るべきメッセージの仮想回路の番号にアクセス
できるようになる。この番号はゾーン記述子のビットCV
即ちビット０〜10によって与えられる。

単一ブロックのメッセージ、即ちＤ＝1,F＝１の場
合、記述子に対応するゾーンが読取られる。

対照的に、長いメッセージ、即ちＤ＝1,F＝０の場
合、同じ番号の仮想回路の記述子をメッセージの最終記
述子にあたるＦ＝１を有するゾーンの記述子が見付かる
まで第１ゾーンから走査し、その後で記述子に対応する
データゾーンを使用する。

クロックは受信メモリMRでも使用できる。これは、16
ビットカウンタとして機能し、各ブロック時間毎に回路
CTPによって増分されるメモリワードＨから成る。メッ
セージを伝送するときに、現在時間がコマンドビットHS
（第９図）に書込まれる。レベル2.2のプロセッサが受
信制御メモリFRを読取るときに、コマンドによって与え
られた時刻と現在時刻とを比較することによってメッセ
ージの古さを判断できる。この結果、例えばあまりにも
古いメッセージの処理が避けられる。

前記の５つのタイプのエラーの場合、以下の操作が必
要である。

−エラー1:同じ仮想回路で先行メッセージの終りが欠落
している。メッセージを除去するために第１ゾーンの記
述子のフラグＤを零にリセットする。該記述子のアドレ
スは仮想回路の受信コンテキストに表示される。

−エラー2:伝送中のメッセージ中の１つまたは連続する
複数のブロックまたは先行メッセージの終り及び現在メ
ッセージの始まりが欠落している。

仮想回路に関する受信コンテキスト中の（伝送中のメ
ッセージの）フラグＥ及び第１ゾーンの記述子のフラグ
Ｄを零にリセットしてメッセージを除去する。

−エラー3:受信メモリMRのオーバーフローが検出された
（ワードRRCPIのビットＵ）。

第１ゾーンの記述子のフラグＤ及び必要に応じて仮想
回路の受信コンテキスト中の（伝送中のメッセージの）
フラグＥを零にリセットして伝送中のメッセージを除去
する。ゾーン及び記述子の現在ポインタが増分されな
い。

−エラー4:伝送中のメッセージの始まりが欠落してい
る。

受信したブロックが抹消されポインタが増分されな
い。

−エラー5:巡回冗長検査（CRC）のエラー。

第１ゾーンの記述子のフラグＤ及び次のブロックの受
信コンテキスト中のフラグＥが零にリセットされてメッ
セージが除去される。

ゾーンの記述子のフラグＤが零にリセットされる度毎
に、該記述子のフラグＳも零にリセットされる。その理
由は、受信メモリＭ中にＳ＝1,D＝０の組み合わせを存
続させないためである。

送信方向では、処理すべきメッセージが存在しない場
合（伝送中のメッセージの送信が終了し送信制御メモリ
FRが空の状態）、プロトコル処理回路CTPはインタフェ
ースAIIの送信部のブロック存在信号を零に設定する必
要がある。ATDN通信網に送出されるバイトは「１」に設
定される。

受信方向では、ブロック存在信号が空のブロックを表
示するとき、回路CTPは、タイムカウンタＨによるアク
セス以外の該ブロックに関する受信メモリNR及び受信制
御メモリFRに対するアクセスをすべて禁止する必要があ
る。タイムカウンタは平常通り増分される。回路CTPは
また、ゾーン及び記述子のポインタの増分もすべて禁止
する必要がある。

プロトコル処理回路CTPは以下の２つの条件下に上位
レベルプロセッサに割り込みを命じる必要がある。

−メッセージの送信が終了し該メッセージの送信コマン
ドのビットＩ（第５図）が「１」に設定された場合、 −受信メモリNRがオーバーフローした場合（記述子のビ
ットＳ及biDに［１」が読取られた場合）。

プロセッサはメモリワードRECPIA、RBCPIB及びRRCPI
の読取によって割り込みソースを識別し得る。

処理回路CTPは定格周波数Foとして例えば15.6MHzを有
するローカルクロックを外部から受容する。該クロック
は８で除算されてからADTN通信網のバイト読取りに使用
される。

インタフェースAIIの受信部はブロック同期信号を送
出する。該信号は、 −周波数Fo/8を得るための除数８の除算と、 −受信したブロックの処理と、 −ブロックが、受信ブロックと該ブロックに位相合わせ
されたバイトとから成る単位で伝送されたときのブロッ
クの処理と、 −２ポートメモリＭに対するアクセスとを同期するため
に使用される。

記載の数値特にブロックのサイズに関する記載の数値
は非限定的に例示した値であり、使用される規格に応じ
て変更可能である。

【図面の簡単な説明】

第１図は本発明装置の概略図、第2A図及び第2B図はブロ
ックのヘッダと有効内容とを夫々示す説明図、第３図は
第１図の装置の送信メモリの説明図、第４図は送信メモ
リの送信コンテキストの説明図、第５図は送信制御メモ
リ内のコマンドの説明図、第６図は第１図の受信メモリ
の説明図、第７図は受信メモリの記述子の説明図、第８
図は受信メモリの受信コンテキストの構造の説明図、第
９図は受信制御メモリのコマンドの説明図である。 CTP……プロトコル処理回路、Ｍ……メモリ、ME……送
信メモリ、FE……送信制御メモリ、NR……受信メモリ、
FR……受信制御メモリ、BD……データバス、BA……アド
レスバス、BP……処理バス。

Claims

(57)【特許請求の範囲】

【請求項１】非同期時分割に適応した通信プロトコルを
用い、すべての種類の情報がブロック単位で交換され、
仮想回路の番号を含むヘッダが各ブロックの前に挿入さ
れ、通信網に接続された制御ステーション間で信号メッ
セージが交換され、通信プロトコルの信号送受信機能を
実行するプロセッサが制御ステーション内で前記信号メ
ッセージを処理する型の非同期時分割通信網における信
号メッセージの処理装置であって、該処理装置は、各制
御ステーションを通信網に接続すべく各制御ステーショ
ンに設置されており、該処理装置が、通信網に接続され
たプロトコル処理回路と、メモリと、送信制御メモリ
と、受信制御メモリと、処理回路、メモリ及び制御メモ
リに接続されたデータバスと、処理回路及びメモリに接
続されたアドレスバスと、メモリ、制御メモリ及び上位
プロセッサに接続された上位レベル処理バスとを含み、
プロトコル処理回路が、プロトコルの誤り検出機能、即
ち伝送誤りを各ブロック毎に検出する機能、ブロックの
欠落または付加を検出する機能、上位レベルプロセッサ
によって送出された信号メッセージをブロックに分割す
る機能及び受信の際に複数の異なる信号メッセージに属
するブロックのインターレースを解除する機能とを果た
し、メモリが送信メモリと受信メモリとを含み、送信メモリ
は、上位レベルプロセッサによって送出された送信すべ
きメッセージを記憶する第１及び第２の送信ゾーンと、
第１及び第２の送信ゾーンに関する第１及び第２のメモ
リワードと、送信コンテキスト部とを含み、前記第１及
び第２のメモリワードの各々は、プロセッサによって伝
送または読取られるメッセージの終端に、処理回路によ
って送出されたメッセージ終了フラグを含み、前記送信
コンテキスト部は、処理回路によって処理される仮想回
路毎に１つの送信コンテキストを含み、各送信コンテキ
ストは、送信すべきブロック番号を特定し且つ送信され
たブロックのカウンタとして機能しており、受信メモリ
は、１つのブロックの１つの情報フィールドに各々が対
応する情報ゾーンから成るデータ部と、該情報ゾーンと
同数の記述子を有する記述部とを含み、各記述子は、対
応する情報ゾーンの状態を示す第１フラグと、該ゾーン
がメッセージの初端を含むか否かを示す第２フラグと、
該ゾーンがメッセージの終端を含むか否かを示す第３フ
ラグとを有し、前記ゾーンに記憶された情報のバイト数
と該ゾーンの内容を受信した仮想回路の番号とを与え、
受信メモリは更に、クロックカウントレジスタと、オー
バーフローフラグを有する第３のメモリワードと、処理
回路によって処理される仮想回路毎に１つの受信コンテ
キストを有する受信コンテキスト部とを含み、各受信コ
ンテキストはメッセージの初端を含むゾーンに対応する
記述子のアドレスと予定された次のブロックの番号とを
与え、複数のブロックを含むメッセージが前記受信コン
テキストに対応する仮想回路で受信中であることを示す
第４フラグを有することを特徴とする非同期時分割通信
網におけるメッセージの処理装置。
【請求項２】送信制御メモリが、上位レベルプロセッサ
によって書込まれプロトコル処理回路によって読取られ
るFIFO型メモリであり、上位レベルプロセッサは、送信
すべき各メッセージ毎に１つの送信コマンドを送出し、
送信コマンドは、メッセージが記憶された送信ゾーンと
前記メッセージのバイト数と前記メッセージを送信すべ
き仮想回路の番号とを示すことを特徴とする請求項１に
記載の装置。
【請求項３】受信制御メモリが、処理回路によって書込
まれ上位レベルプロセッサによって読取られるFIFO型メ
モリであり、処理回路は、各受信メッセージ毎に、メッ
セージの初端を含む受信メモリの情報ゾーンの番号を示
す受信コマンドと該コマンドの送出時間とを送出するこ
とを特徴とする請求項１に記載の装置。
【請求項４】各ブロック毎に伝送誤りを検出するため
に、各ブロックが、ブロック毎に実行される巡回冗長検
査フラグを含むことを特徴とする請求項１に記載の装
置。
【請求項５】メモリが２ポートメモリであることを特徴
とする請求項１に記載の装置。