KR0140387B1

KR0140387B1 - 비동기 시분할 전기통신망에서 시그날링 메시지를 프로세싱하기 위한 장치

Info

Publication number: KR0140387B1
Application number: KR1019900004231A
Authority: KR
Inventors: 미셀 발자노 장
Original assignee: 미셀 달사세; 알까뗄 엔.브이.
Priority date: 1989-03-30
Filing date: 1990-03-29
Publication date: 1998-07-01
Also published as: DE69014949T2; FI104868B; NO302329B1; CN1047774A; NO901413L; US5101403A; IL93913A0; JP2873044B2; KR900015498A; FR2645380B1; HK144296A; DK0390015T3; CA2013273A1; JPH02288440A; ZA902482B; AU623506B2; PH27324A; EP0390015A1; FR2645380A1; NO901413D0

Abstract

내용없음

Description

비동기 시분할 전기 통신망에서 시그날링 메시지를 프로세싱하기 위한 장치

제1도는 본 발명에 따른 장치의 블록도.

제2a도 및 제2b도는 각각 헤더 및 셀의 유용한 내용을 도시한 도면.

제3도는 제1도의 장치의 송신 메모리를 도시한 도면.

제4도는 송신 메모리의 송신 문맥을 도시한 도면.

제5도는 송신 제어 메모리내의 명령어를 도시한 도면.

제6도는 제1도의 수신 메모리를 도시한 도면.

제7도는 수신 메모리의 기술어를 도시한 도면.

제8도는 수신 메모리내의 수신 문맥의 구조를 도시한 도면.

제9도는 수신 제어 메모리내의 명령어를 도시한 도면.

*도면의 주요부분에 대한 부호의 설명

AIIR , AIIE:네트웍 인터페이스CTP:프로토콜 프로세서 회로

FR:수신 제어 메모리FE:송신 제어 메모리

M:메모리

본 발명은 데이타 통신에 관한 것으로 특히 비동기 시분할(asynchronous time division : ATD)에 특히 적용된 통신 프로토콜(communication protocol)에서 시그날링의 프로세싱에 관한 것으로, 더욱 상세하게 말하면 시그날링 메시지의 오차를 프로세싱하기 위한 장치에 관한 것이다.

송신 데이타가 통신망을 통해 운반될 때, 송신된 데이타는 요구된 양질의 전송에 상반된 오차율(error rate)을 발생시킬 수 있는 여러 가지 방해를 받는다. 이 현상을 완화시키기 위해, 대부분의 경우에, 송신된 데이타를 단편으로 분할하고, 수신된 단편(fragment)이 오차를 포함할 때를 검출하여 이의 재송신을 요구하는 송신 프로토콜이 사용되었다.

시스템들 사이에 데이타 상호변환을 위해 7개의 층을 정하는 개방 시스템 상호접속(open system interconnection : OSI)표준에서, 하부층(2.1)은 오차 검출에 관련하여 프레임의 데이타를 분할하고 재구성하며 프레임의 오차를 검출하는 역할을 한다. 예를 들어, HDLC 프로토콜에서 하부층(2.1)을 프로세스하는 기존의 방법 및 장치는 입력에서 나타나는 데이타의 연속 흐름을 프로세싱하기 위해 적용되므로, 이에 특정한 데이타를 분할하고, 각각의 프레임의 개시부 및 종료부에 HDLC의 경우에 1111110으로 알려진 패턴을 부가함으로써 프레임들의 경계를 정하며, 프레임-경계 패턴을 모조하는 것을 방지하도록 5개의 연속 1s가 한 프레임내에 인식될 때마다 0을 시스템적으로 추출하는 방법을 사용한다.

기존의 방법 및 장치들은 다음의 특징 :

데이타가 예를 들어(32개 유용한 데이타로 선정된) 36바이트를 포함하는 셀의 형태로 자연적으로 분할되고, 셀이 알려진 방법으로 경계가 정해지는 특징 및

네트웍을 통과한 후, 다수의 상이한 호출에 속한 셀이 인터레이스(interlace)되는 특징 때문에 비동기 시분할에 적용되지 않는다.

그러므로 기존의 방법을 사용하면 데이타가 중복 방법으로 분할되는 것을 요구하고 프로세싱전에 데이타가 분리-인터레이스(de-interlaced)되는 것을 요구할 수 있다.

본 발명의 목적은 층(2.1)의 프로토콜이 한 셀내의 최소 숫자의 바이트를 사용하여 동작하도록 함으로써 종래의 문제점을 완화시키고 높은 전송 비율이 비동기 시분할 시그날링 메시지에 의해 사용되게 하는 것이다.

본 발명은 모든 종류의 정보가 비동기 시분할에 적용된 통신 프로토콜을 사용하여 셀에 의해 상호교환되고, 각각의 셀이 가상 회로수를 포함하는 헤더(header)에 의해 선행되며, 상기 시그날링 메시지가 전기 통신망에 접속된 제어국들 사이에서 상호교환되고 통신 프로토콜의 레벨(2.2)를 프로세싱하기 위한 프로세서에 의해 제어국 내에서 이용되는, 비동기 시분할 전기 통신망내의 시그날링 메시지를 프로세싱하기 위한 장치를 제공하는데, 이 장치는 전기통신망에 국(station)을 접속시키기 위한 각각의 제어국 내에 삽입되고, 전기통신망에 접속된 프로토콜 프로세싱 회로, 메모리, 송신 제어 메모리, 수신 제어 메모리, 프로세서 회로, 상기 메모리 및 제어 메모리에 접속된 데이타 버스, 프로세서 회로 및 상기 메모리에 접속된 어드레스 버스, 및 상기 메모리, 제어 메모리, 및 상기 고 레벨 프로세서에 접속된 고 레벨 프로세서 버스를 포함하고, 프로토콜 프로세서 회로가 프로토콜의 레벨(2.1) 기능, 즉 셀별로 송신 오차를 검출 하는 기능, 고 레벨 프로세서로부터 시그날링 메시지를 셀로 분할하는 기능, 및 수신시 다수의 상이한 시그날링 메시지에 속한 셀들을 분리-인터레이스 하는 기능을 수행한다.

본 발명의 장치는 레벨(2.1) 오차 검출층이 ATD에 사용된 셀에 기초한 프로토콜에 기초한다. 이것은 셀의 형태로 송신될 수 있는 시그날링 메시지를 분할하고 재구성하는, 즉 메시지가 예를 들어 약 15 메가바이트/초의 고 전송 비율이 가능하도록 셀의 크기와 비교하여 커다란 크기(4 킬로바이트)로 할 수 있고, 각각의 셀 내의 유용한 데이타에 관련하여 16 비트 주기 중복 첵크를 사용하므로써 셀별로 기초하여 오차를 검출하며, 한 셀내의 각각의 새로운 셀에 의해 증가된 순차 카운터(sequencing counter)를 사용함으로써 셀의 손실 또는 가산을 검출하는데, 과부하의 경우에, 사용자에게 경고함이 없이 ATD 네트웍이 셀을 손실 또는 가산하는 것이 발생할 수도 있으며, 상이한 호출의 시그날링 셀을 분리-인터레이스하는 것을 가능하게 한다.

정정되고 완전한 메시지, 즉, 오차가 없고 소정의 셀을 손실시키거나 가산하지 않는 메시지만이 고 레벨로 진행한다. 이 장치는 각각 상이한 가상 회로수에 대응하는 2048개의 동시 호출이 가능하다.

본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명한다.

제1도는 비동기 시분할 네트웍(ATDN)에 대해 내부적 프로토콜의 레벨(2.1)을 프로세싱하는 본 발명의 장치를 도시한 도면이다. 본 장치는 프로토콜 프로세싱 회로(CTP), 메모리(M), 송신 제어 메모리(FE), 및 수신 제어 메모리(FR)를 포함한다.

프로토콜 프로세서 회로(CTP)는 예를 들어 XILINX사에 의해 제공된 XC3090 소자로 구성된 프로그램가능 논리 셀의 네트웍이다. 프로세서 회로는 각각 네트웍 ATDN에 접속되고 셀들이 송신 및 수신하게 하는 송신 인터페이스 AIIE 및 수신 인터페이스 AIIR로 구성된 인터페이스 셀 AII를 갖는다. 메모리(M)은 32.000개의 16-비트 워드로 조직된 2-포트 등속 호출 메모리(RAM)이고, 송신 메모리 부분(ME) 및 수신 메모리 부분 (MR)을 포함한다.

메모리(M)은 메시지가 저장되는 버퍼를 구성하는데, 2-포트는 프로세서 회로(CTP)와 메모리(M)이 버스(BP)를 통해 접속되는 레벨(2.2) 프로세서 사이에 상호 변경 속도를 최적화시키는 방법으로 버스 할당의 문제점을 극복하는 작용을 한다. 송신 및 수신 제어 메모리(FE 및 FR)는 대화(dialog)가 프로세서 회로(CTP)와 레벨(2.2) 프로세서 사이에서 발생할 수 있는 FIFO(선입 선출) 형태이다. 각각의 메모리(FE 및 FR)는 16-비트 워드로 구성된다. 메모리(M) 및 제어 메모리(FE 및 FR)은 데이타 버스 (BD)에 의해 프로세서 회로(CTP)에 접속된다. 제어 메모리는 버스(BP)에 접속된다. 메모리(M)은 어드레스 버스(BA)에 의해 프로세서 회로(CTP)에 접속된다.

각각의 통신 셀은 36 바이트, 즉, 4헤더 바이트 및 32 사용가능 바이트를 포함한다. 제2a도는 셀이 속하는 호출을 식별하는 가상 회로 수(CV)용으로 12 비트를 포함하는 헤더를 도시했는데, 가상 회로 수는(CV)에 관련하여 8 내지 15 비트 및 20 내지 23비트에 포함된다. 나머지 16비트 즉 0 내지 7, 16 내지 19, 및 24 내지 31 비트는 본 적용에 독립적인 헤더내의 오차 및 다수의 비트를 검출하여 정정하기 위한 필드를 포함한다.

제2b도는 통신 셀의 유용한 내용을 도시한 것으로,

메시지 개시 플랙 비트(D),

메시지 종료 플랙 비트(F),

(L) 바이트의 존재를 나타내는 플랙(Ip), 및

셀을 32 모듈로(modulo)로 계수(numbering)하기 위한 5개의 비트(N)을 갖고 있는 제어 바이트(CTRL),

필두 INFOS 내에서 정보의 유용한 길이를 나타내는 (L) 바이트,

높은 층을 지지하기 위한 정보 필드(INFOS), 및

발생기 다항식이 X¹⁶+ X¹²+ X⁵+ 1인 32 바이트의 셀상에서 주기 중복 첵크를 수행하기 위한 2개의 CRC 바이트

를 포함한다.

(Ip) 비트가 사용될 때, 이것은 프로세서 회로(CTP)에 의해 처리되고 다음을 나타낸다 :

Ip = 1 인 경우, 바이트(CTRL)를 추종하는 바이트가 최대 28개의 유용한 바이트를 갖는 필드(INFOS)내의 유용한 바이트를 수를 나타내는 L바이트이고, 또는

Ip = 0인 경우에, (CTRL) 다음의 바이트는 이 경우에 필드(INFOS) 내의 29개의 유용한 바이트인 자체의 정보 바이트이다.

다시 말하면, 사용하지 않는 Ip비트는 송신시 1로 셋트되고 수신시에는 판독되지 않으며, 바이트(CRTL)을 추종하는 바이트는 필드(INFOS)가 모두 사용될 때라도 항상 길이 바이트로 된다.

제1도에 도시한 장치는 2048개의 가상 회로의 경우에 양쪽 송신 방향으로 프로세스하고, 이렇게 하여, 가상 회로 수의 11개의 최하위 비트만을 프로세스한다. 송신방향에서, 이 장치는 2개의 인터페이스 :

프로세서 회로(CTP) 및 상기 레벨 (2.2) 프로세서에 의해 동시에 기입 및 판독할 수 있는 송신 메모리(ME), 및 송신 제어 메모리(FE)로 구성된 레벨(2.2) 프로세서를 갖는 인터페이스, 및

프로세서 회로(CTP)의 송신 인터페이스(AIIE)를 포함한다.

제3도는 16-비트 메모리 워드로 구성되고 2개의 주요 부분:

프로세싱 및 송신용 메시지가 저장되고, 각각의 영역이 최대 길이 메시지를 수신하도록 커다란 크기인 2개의 영역(ZA 및 ZB)로 분할된 데이타 부분, 및 송신 문맥이 프로세스된 가상 회로망 1개의 송신 문맥 예를 들어 전체 2048개의 문맥이 있고, 송신 문맥이 단지 비트 0 내지 4만이 사용되고 5개의 비트(인용된 셀 번호)가 송신되는 셀의 번호를 지정하는 16-비트 워드(제4도)로 구성되므로써 모듈로-32 셀 카운터를 구성하는 제어 바이트(CTRL)의 필드(N)내에서 송신된 셀들을 계수하기 위해 사용된 송신 문맥 부분(CTx)를 포함하고, 2개의 레지스터(RECPIA 및 RECPIB)가 각각 1개의 메모리 워드를 포함하고, 사용된 단지 1개의 비트(TA 또는 TB)만을 포함하며, 워드들이 프로세서 회로(CTP)에 의해 기입되고 레벨(2.2) 프로세서에 의해 판독되며, 해당 영역(ZA 또는 ZB)에 포함된 메시지를 송신한 후에 비트(TA 또는 TB)가 회로(CTP)에 의해 1로 셋트된다.

메시지는 다음과 같이 송신된다 : 레벨(2.2) 프로세서가 송신 메모리의 2개의 영역(ZA 또는 ZB)들 중 소정의 1개에서 프로세스되는 전체 메시지를 기입하고, 다음, 송신제어 메모리(FE)내의 4-바이트 명령어를 기입하는데, 상기 명령어는 제5도에 도시하였고 다음을 나타낸다 :

CV는 비트 0 내지 10 내에서 메시지가 송신되는 가상 회로의 수 (이 수는 메시지의 각각의 셀의 헤더에 기입된다)를 나타내고, Noct는 비트 16 내지 27내에서 메시지의 정보필드내의 8-비트 바이트의 수를 지정하며, Z는 비트 28내에서 송신되는 메시지가 저장되는 영역 ZA(Z =0) 또는 ZB(Z= 1)이고, I는 비트 29내에서, 회로(CTD)가 송신의 종료(즉, 전체 메시지가 송신됨)를 나타내도록 레벨(2.2) 프로세서에 인터럽트(interrupt)를 보내야만 한다는 것, 아무튼, 회로 (CTP)가 레지스터(RECPIA 또는 RECPIB)의 비트(TA 또는 TB)를 셋트하는 것을 나타내며, T는 비트 30 및 31에서, 명령어의 형태를 지정하고 다음 사용을 위해 저장되고, 비트 11 내지 15는 사용되지 않는다.

송신 프로세싱 알고리즘(transmission processing algorithm)은 다음과 같다 :

프로토콜 프로세싱 회로(CTP)가 송신 제어 메모리(FE)의 상태를 규칙적으로 주사(scan)하고, 이 메모리가 공백이 아닐 때마다, 회로는 다음 동작을 수행한다:

송신 제어 메모리(FE)내의 명령어를 판독하고, 명령어내에 포함된 바이트(Noct)의 수와 함께 송신되는 왼쪽 바이트의 수를 지정하는 회로(CTP)내의 카운터를 초기화시키며, 메시지내의 제1 셀의 헤더를 ATD 네트웍에 송신하는데, 이 송신은 명령어(제5도)에 의해 제공된 가상 회로 수(CV)를 포함하는 4개의 바이트(제2A도)를 포함하며, 제어 바이트(CTRL)(제2B도)를 송신하는데,

DF = 10 이것이 메시지의 제1 셀이고 바이트 카운터가 28이상인 경우;

DF =0 이것은 중간 셀이고 바이트 카운터가 28 이상인 경우;

DF =1 이것은 메시지의 최종셀이고 바이트 카운터가 28미만인 경우;

DF =11 이것은 메시지의 제1 셀이고 바이트 카운터가 28 미만인 경우(메시지가 단지 1개의 셀만 포함한다);

상기 설명에서, (Ip)는 사용되지 않았고, 송신시 1로 시스템적으로 셋트되는 경우이며, 명령어에 의해 표시된 가상 회로에 해당하는 송신 메모리 문맥 내의 셀 카운터(제4도)를 판독하고, 송신되는 다음 셀의 번호를 기입하므로써 가상 회로에 해당하는 문맥의 송신 메모리를 갱신하고, 이 갱신은 셀 카운터를 증가시켜 구성하며, F=1(메시지의 종료)의 경우 바이트 카운터로부터 복사되고 F=0의 경우 값 28을 갖는 길이 바이트 L을 송신하고, 메시지가 저장되는 송신 메모리의 영역으로부터 28 바이트를 판독하는데, 상기 영역이 비트 Z에 의해 명령어 내에 지정되고, 송신 인터페이스 AIIE를 통해 이 바이트들을 송신하며, 2 주기 중복 첵크 바이트(CRC)를 송신하고, 상기 첵크가 셀의 32개의 유용한 바이트를 거쳐 계산되며, 바이트 카운터가 소진할 때까지 셀 송신을 계속하는데, 레지스터(RECPIA 또는 RECPIB)내의 비트(TA 또는 TB)를 셋트하고, 명령어내에 지정된 경우에, 레벨(2.2) 프로세서로 인터럽트를 송신하고, 송신 제어 메모리 FE의 상태를 재주사한다.

송신 메모리(FE)내의 명령어를 판독한 후에 회로 CTP내에 초기화된 송신되는 바이트를 카운트하기 위한 카운터를 정보 바이트가 네트웍 ATDN(정보 바이트가 송신메모리로부터 취해진다)에 송신될 때 마다 균일하게 감소된다.

수신시, 본 발명의 장치는 2개의 인터페이스, 즉 회로 CTP 및(2.2)프로세서와 함께 수신 제어 메모리(FR)에 의해 동시에 기입 또는 판독될 수 있는 2-포트 RAM 형 메모리의 형태의 수신 메모리(MR)로 구성된 레벨(2.2)프로세서를 갖는 인터페이스, 및 프로세서 회로(CTP)의 수신 인터페이스 AIIR를 갖는다.

제6도에 도시적으로 도시한 수신 메모리(MR)는 16-비트 메모리 워드로 구성되고 3개의 주요 부분, 즉 1407개의 영역을 포함하고, 각각의 셀내의 필드 INFOS가 28 바이트 또는 29 바이트를 포함하는지 여부에 따라 (Ip)가 사용중인 경우 28 바이트 또는 29 바이트의 영역으로 분할하는 데이타 부분(DO), 각각의 영역이 4-바이트 영역 기술어와 관련되고, 선행 영역과 관련된 모든 기술어를 포함하는 기술어 부분(DES), 및 셀을 시퀀싱(sequencing)하고 가상 회로상에 수신된 메시지의 제1 영역을 식별하기 위해 사용되고, 프로세스된 각각의 가상 회로가 4-바이트 수신 문맥과 관련되며, 본 발명의 장치가 2048개의 가상 회로를 처리하기 때문에 수신 문맥 부분(CRx)가 8192 바이트인 수신 문맥 부분을 포함하고, 상술한 3개의 주요 부분이외에도, 수신 메모리(MR)은 또한, 비트(U)가 수신 메모리(MR)(U=1)의 오버플로우(overflow)의 가능성을 레벨(2.2) 프로세서에 알리는 메모리 워드인 레지스터(RRCPI), 및 클럭 카운터 레지스터(H)인 메모리 워드를 포함한다.

제7도는 각각의 기술어가 수신 메모리(MR)의 2개의 워드를 점유하는 4-바이트 영역 기술어의 구조를 도시하였다. 이 구조는 비트 0 내지 10에서, 영역 기술어에 해당하는 영역의 문맥이 수신되는 가상 회로의 수를 표시하는 (CV), 비트 16 내지 20에서, 기술어에 관련된 영역내에 저장된 유용한 바이트의 수를 표시하기 위해 데이타의 길이를 구성하는 (LD),비트 29에서, 영역이 메시지의 종료부를 포함하는 것을 표시하기 위한 (F), 비트 30에서, 영역이 메시지의 개시부를 포함하는 것을 표시하기 위한 (D), 비트 31에서, 자유 또는 전체 메시지의 개시부가 수신되고 이 수신 레벨(2.2) 프로세서에 신호된 것을 의미하는 신호된(signalled)영역의 상태를 표시하기 위한 (S), 및 사용되지 않는 비트(11 내지 15 및 21 내지 28)를 포함한다.

제 8도는 수신 문맥의 구조를 도시한 것으로, 비트 0 내지 13에서, 메시지의 개시부에 포함된 영역 기술어의 제1 워드의 어드레스의 14개의 최대 유효 비트를 포함하는 (Ad, DES, Z1), 비트 16 내지 20에서, 수신되는 다중셀 메시지내에 기대된 다음 셀의 번호인 셀 번호, 및 비트 31에서 다수의 셀을 포함하는 메시지가 수신 문맥에 해당하는 가상 회로 상에 수신되는, 즉 E=1 일때를 표시하기 위한 (E)를 포함한다.

수신 메모리(MR)의 데이타 부분 (DO) 및 기술어 부분 (DES)은 순환 버퍼(circular buffer)로서 처리된다. 버퍼 상부에서의 영역 및 해당 영역은 각각 회로(CTD) 내에 장착된 각각의 현재 포인터로 표시되고 각각의 상기 부분들내의 제1 메모리 워드의 어드레스에 의해 구성된다. 셀로부터의 각각의 시간 정보가 저장되고, 현재 영역 포인터의 값은 14로 증가되고 현재 기술어 포인터의 값은 2(각각의 메모리 워드가 16-비트 워드로 구성된)로 증가된다.

수신시 프로세싱 알고리즘은 다음과 같다 :

수신 인터페이스(AIIR)로 부터, 회로 (CTP)는 수신된 셀의 헤더를 판독하고 가상 회로 수(CV)(제2A도의 셀 헤더를 참조)를 내부적으로 저장하고, 필요한 곳에서 제어 바이트(CTRL) 및 길이 바이트(L)(제2B도의 셀의 내용을 참조)를 판독한다.

수신 메모리(MR) 에서, 회로(CTP)는 수신된 가상 회로에 관련된 수신 내용 및 현재 포인터에 의해 표시된 데이타 영역에 관련된 기술어를 판독한다.

4개의 가능한 동작 예는 비트(D 및 F) 및 제어 바이트(CTRL)의 값에 따라 구별될 수 있다.

모두 4개의 동작 예에 대한 공통 골격은 다음과 같다.

수신 문맥의 비트(E)는 가능한 시퀀싱 오차를 검출하도록 수신된 셀의 비트(D 및 F)가 비교되고, 오차 형태(1)은 개시 셀이 도착할 때(D=1)인 것에 반해 E=1일 때 후속 셀은 (D=0, F=0)이거나 종료 셀이 기대될 때 (D=0, F=1)이고 또는 오차 형태(4), 즉 다음 셀이 도착되거나 (D=0, F=0) 또는 종료 셀이 도착되는데 (D=0, F=1) 이에 반해 E=0일 때 개시 셀이 기대될 때 (D=1)이며, 수신 셀의 번호(N)(이 번호는 제어 바이트 CTRL의 5개 비트내에 포함된다)가 긴 메시지내의 셀의 손실, 즉 오차 형태(2)를 검출하도록 수신된 문맥 내에 기입된 기대된 수와 비교된다. 기대된 셀 번호(셀 번호)의 값은 긴 메시지의 개시 셀이 수신(D=1, F=0)될 때 마다 재초기화되고, 다음 셀이 수신 (D=0, F=0)될 때 마다 갱신된다.

셀 번호의 수 값은 단지 셀이 1개 일 때 즉, D=1 및 F=1일 때에는 취해지지 않는다.

현재 영역 포인터로 표시된 바와 같이 현재 영역용 기술어의 비트(S 및 D)는 영역을 점유하는 것이 가능한지 여부

S=0, D=0 영역 사용중

S-0, D=1 영역 사용중

S=1, D=0 영역 사용중

S=1, D=1 영역이 점유되지 않고, 셀을 포기하는 오차 형태(3)를 결정하도록 분석된다.

영역이 사용중인 경우, 수신된 셀의 INFOS 부분은 현재 영역내에 저장되고, 영역 기술어 (비트 0 내지 16)의 가상 회로수(CV)가 갱신되며, 현재 영역 및 기술어 포인터는 증가되며, 수신 셀의 주기 중복 검사(CRC)의 값은 셀내의 비트 오차( 오차 5)를 검출하도록 분석되고, 영역 기술어, 즉 비트(S, D, F 및 LD)는 수신 셀의 가상 회로, 비트(E), 및 비트 0 내지 13에 관련된 수신 문맥내에서 갱신되는데, (Ad, EDS, Z1)는 셀이 메시지, 메모리 워드(RRCPI), 및 클럭 카운터(H)의 제1 셀인 경우 메시지의 개시부를 포함하는 영역 기술어의 제1 워드의 어드레스를 제공하며, 셀이 베시지의 종료부를 포함하는 경우(F=1) 및 오차가 없는 경우, 메시지의 제1 셀을 포함하는 영역 기술어의 비트(S)가 이 영역을 표시하기 위해 1로 셋트되고, 메시지가 단지 1개의 셀만을 갖을 때 (D=1, F=1), 기술어는 현재 영역 기술어이며, 셀이 종료 셀일 때 (D=0, F=1), 제1 셀을 포함하는 영역의 어드레스는 문맥내에 제공되고, 포맷(format)이 제9도에 제공된 명령어는 수신 제어 메모리(FR)에 회로(CTP)에 의해 송신된다.

명령어(제9도)는 4개의 바이트를 점유하고 비트(0 내지 15)에서 명령어가 송신되고, 송신 순간 수신 메모리(MR)의 클럭 카운터 레지스터(H)에 의해 제공된 시그날링의 시간인(HS), 비트(16 내지 29)에서, 메시지의 개시부를 포함하는 영역 기술어의 제1 워드의 어드레스의 최대 유효 비트 14가 있는 (Ad, DES, Z1), 및 비트(30 및 31)에서, 후속 사용을 위해 지정되고 현재 이 비트들이 11로 셋트된 명령어의 형태를 지정하는 (T)를 포함한다.

오차 형태(1)로부터, 현재 수신되는 메시지는 다른 오차 형태의 경우에 포기되고 레벨(2.2) 프로세서에 송신되지 않는다. 오차후의 프로세싱은 다음과 같다. 수신 메시지(또는 셀)의 가상 회로에 관련된 수신 문맥내의 비트(E)는 부적절한 때 오차를 발생시킴이 없이 후속 메시지의 개시부가 동일한 가상 회로상에 수신되도록 제로에 셋트되고, 현재 수신되는 메시지의 제1 영역의 기술어내의 비트 0는 이 영역을 해제하도록 0으로 셋트된다. 그러나, 주기 중복 첵크 오차, 오차(5)의 경우에, 단지 셀이 수신 메모리(MR)의 데이타 부분(DO) 내에 저장된 후에만 오차가 검출되기 때문에 데이타 영역은 실제로 점유된다. 다시 말하면 셀은 수신 메모리내에 저장되지 않고 현재 영역 및 기술어 포인터는 증가되지 않는다.

비트(S)가 0이고 비트(D)가 1인 (즉, 종료부가 아직 수신되지 않거나, 손실된 메시지의 개시부를 포함하는 영역) 기술어를 판독할 때, 영역이 점유된다. 그러나, 상기 영역에 의해 점유된 가상 회로상의 새로운 메시지를 수신할 수 있도록 상기 영역내에 이미 포함된 메시지의 수신 문맥내의 비트(E)를 0(긴 메시지가 수신되는 것을 나타내는)으로 리셋트하는 것이 필요하다. 기술어가 가상 회로의 수를 포함하므로써, 비트(E)를 0으로 리셋트 시키도록 가상 회로에 관련된 수신 문맥을 찾는 것을 가능하게 한다.

조합 S=1 및 D=0이 사용되지 않는다. 즉 영역은 자유로 고려된다.

수신 메모리(MR)의 데이타 부분(DO)은 레벨 2.2 프로세서의 비율로 판독한다. 이 프로세서는 프로세서가 빈 상태에서 비어 있지 않는 상태로 진행할 때마다 수신 제어 메모리(FR)를 주사(scan)하고, 다음에 수신 제어 메모리가 비어 있는 것을 발견할 때까지 메시지가 판독될 때마다 메모리를 주사한다.

레벨 (2.2)프로세서는 메시지를 다음과 같이 판독한다.

수신되는 명령어(제9도)는 수신 제어 메모리(FR)내에서 판독되고, 어드레스(Ad. DES. Z1)가 명령어에 의해 제공되는 메시지의 개시부를 포함하는 영역의 기술어는 판독되는 회로의 가상 회로의 수에 다시 억세스 하도록 판독되고, 상기 수는 영역 기술어의 비트(0 내지 10) CV에 의해 제공되며,

단일 셀 메시지를 수신할 때 D=1, F=1, 및 기술어에 해당하는 영역이 판독되고, 다시 말하면, 메시지가 긴 메시지일 때, D=1, F=0, 및 제1 영역으로부터 동일한 가상 회로 수를 갖고 있는 기술어는 기술어가 F=1을 갖고 있는 영역을 찾고 메시지의 최종 기술어이며 다음에 기술어에 해당하는 데이타 영역이 사용될 때까지 주사된다.

한 클럭은 또한 수신 메모리(MR)에서 유용하다. 이것은 16-비트 클럭으로써 동작하고 각각의 셀 시간에서 회로(CTP)에 의해 증가된 메모리 워드(H)를 포함한다. 메시지를 시그날링할 때, 제9도에서 현재 시간은 이의 비트(HS)에서 명령어 내로 기입된다. 레벨(2.2) 프로세서가 수신 제어 메모리(FR)를 판독하려 할 때, 명령어에 의해 제공된 시간 및 현재 시간을 비교함으로써 메시지의 기간을 결정할 수 있다. 예를 들어, 이것은 너무 오래된 프러세싱 메시지를 방지하는 것이 가능하다.

상술한 5개의 오차 형태는 다음의 작동을 요구한다.

오차 1: 동일한 가상 회로상의 선행 메시지의 종료부를 손실. 메시지를 삭제하도록 제1 영역(0)의 경우에 기술어의 플랙(D)를 리셋트하고, 이 기술어의 어드레스가 가상 메시지의 수신 문맥내에 표시된다.

오차 2: 현재 메시지내의 1개 이상의 후속 셀의 손실, 또는 현재 메시지의 개시부 내의 후속 메시지의 종료부의 손실. 가상 회로에 관련하여 수신 문맥 내의 플랙(E 내지 0)(진행하는 메시지)을 리셋트 및 메시지를 삭제하도록 제1 영역(0)의 경우에 기술어의 플랙(D)을 리셋트,

오차 3: 수신 메모리(MR)의 오버플로우가 검출된다. (워드 RRCPI 내의 비트 U). 필요한 경우에, 제1 영역의 경우에 기술어 내의 플랙(D)을 0로 리셋트하고, 가상 회로의 수신 문맥 내의 플랙(E)(진행하는 메시지)를 0으로 리셋트함으로써 현재 메시지를 삭제한다. 현재 영역 및 기술어 포인터를 증가시키지 않는다.

오차 4: 현재 메시지의 개시부의 손실. 수신된 셀을 포기 및 포인터를 증가시키지 않는다.

오차 5: 주가 중복 검사 오차(CRC). 메시지를 삭제하도록, 제1 영역 기술어 내의 플랙(D)를 0으로 리셋트하고, 이것이 후속 셀인 경우에 수신 문맥 내의 플랙(E)를 0으로 리셋트한다.

영역 기술어의 플랙(D)가 0으로 리셋트될 때마다, 수신 메모리(MR)내에 존속하는 구성(S=1, D=0)의 가능성을 방지하도록 상기 기술어의 플랙(S)는 0을 리셋트된다.

송신 방향에서 프로세스되는 메시지( 현재 메시지의 송신 종료부 및 송신 제어 메모리 FR이 비어 있는)가 없을 때, 프로세서 프로세싱 회로(CTP)는 인터페이스 AII의 송신 부분내의 셀 현재 신호를 제로로 해야 한다. 네트웍(ATDN)상에 송신된 바이트는 1로 셋트된다.

수신 방향에서, 셀-현재 신호가 빈 셀을 나타낼 때, 정상 방법으로 증가되는 시간 카운터(H)에 의한 억세스는 별문제로 하고 회로(CTP)는 수신 메모리(MR) 및 상기 셀에 관련된 수신 제어 메모리(FR)에 대한 모든 억세스를 금지해야 한다. 회로(CTP)는 영역 및 기술어 포인터의 증가를 금지해야 한다.

다음의 두 상태 :

1로 셋트되는 메시지 송신 명령어(제5도)내의 비트(I)를 갖는 메시지의 송신 종료 상태, 및

수신 메모리(MR)(비트 S 및 D가 1에 있는 기술어를 판독하는)의 오버플로우 상태에서, 프로세서 프로세싱 회로(CTP)는 고 레벨 프로세서에 인터럽트(interrupt)를 제공해야 한다.

높은 레벨 프로세서는 메모리 워드(RECPIA, RECPIB, 및 RRCPI)를 판독함으로써 인터럽트의 소오스를 지정해야 한다.

프로세서 회로(CTP)는 예를 들어 15.6MHz의 표준 주파수(F0)에서 외부 레벨 클럭을 수신한다. 8로 분할된 후에, 이 클럭은 네트웍(ATDN)으로부터 바이트를 판독하기 위해 사용된다.

인터페이스(AII)의 수신 부분은

F0/8을 얻도록 8개의 회로로 분할,

수신된 셀 프로세싱,

셀이 셀 및 수신 셀을 갖는 바이트 위상내에서 송신되는 송신된 셀 프로세싱, 및

2-포트 메모리(M)에 대한 억세스

를 동기화시키는데 사용된 셀 동기화 신호를 운반한다.

상술한 수치들은 제한되지 않은 예로써 주어졌고, 특히 셀의 크기에 관련하여 크기는 표준이 정해질 때 적당한 표준형에 적용할 수 있다.

Claims

모든 종류의 정보가 각 셀이 가상 회로수를 포함하는 헤더에 의해 선행되며, 비동기 시분할에 적용된 통신 프로토콜을 사용하는 셀에 의해 상호교환되는 비동기 시분할 전기 통신망에서, 전기통신망에 접속된 제어국들 사이에서 상호교환되고 통신 프로토콜의 레벨(2.2)을 프로세싱하기 위한 프로세서에 의해 제어국내에서 이용되는, 시그날링 메시지를 프로세싱하기 위한 장치에 있어서, 전기통신망(ATDN)에 국을 접속시키기 위한 각각의 제어국내에 삽입되고, 전기통신망에 접속된 프로토콜 프로세싱 회로(CTP), 메모리(M), 송신 제어 메모리(FE), 수신 제어 메모리(FR), 프로세서 회로(CTP), 상기 메모리(M) 및 제어 메모리(FE, FR)에 접속된 데이타 버스(BD), 프로세서 회로(CTP) 및 상기 메모리(M)에 접속된 어드레스 버스(BA), 및 상기 메모리(M), 제어 메모리(FE, FR) 및, 고 레벨 프로세서에 접속된 고 레벨 프로세서 버스(BP)를 포함하고, 프로토콜 프로세서 회로(CTP)가 프로토콜의 레벨(2.1)기능들인, 셀 별로 송신 오차를 검출하는 기능, 고 레벨 프로세서로부터 시그날링 메시지를 셀로 분할하는 기능 및 수신시 다수의 상이한 시그날링 메시지에 속한 셀들을 분리-인터레이스하는 기능을 수행하는 것을 특징으로 하는 장치.
제1항에 있어서, 메모리(M)이 송신 메모리(ME) 및 수신 메모리(MR)를 포함하고, 송신 메모리(ME)가 고 레벨 프로세서에 의해 전달될 때 송신되는 메시지를 저장하기 위한 제1 송신 영역(ZA) 및 제2 송신 영역(ZB), 제1 및 제2 송신 영역에 관련되고 각각 프로세서에 의해 송신되거나 판독된 메시지의 종료부에서 프로세서 회로에 의해 송신된 메시지의 종료부 플랙(TA, TB)을 포함하는 제1 및 제2 메모리 워드(RECPIA, RECPIB), 프로세서 회로(CTP)에 의해 프로세스된 가상 회로당 1개의 송신 문맥을 갖고 각각의 문맥이 송신되는 셀의 번호를 지정하며 송신된 셀 카운터로 작용하는 송신 문맥 부분(CTx)을 포함하고, 수신 메모리(MR)가 각각이 셀의 정보 필드에 해당하는 정보 영역에 의해 구성되는 데이타 부분(DO), 각각이 해당 정보 영역의 상태를 지정하는 제1 플랙(S), 영역이 메시지의 개시부를 포함하는지 여부를 표시하기 위한 제2 플랙(D), 영역이 메시지의 종료부를 포함하는지 여부를 표시하기 위한 제3 플랙(F)을 갖으며 정보 영역 만큼 많은 기술어를 갖고 있으며 상기 영역내에 저장된 정보 바이트의 수 및 영역의 내용이 수신되는 가상 회로의 수를 제공하는 기술어 부분(DES), 클럭 카운터 레지스터(H), 오버플로우 플랙(U)을 갖고 있는 제3 메모리 워드(RRCPI) 및 각각이 메시지의 개시부 및 다음 기대된 셀 번호를 포함하는 영역에 해당하는 기술어의 어드레스를 제공하고 다수의 셀을 포함하는 메시지가 상기 수신 문맥에 해당하는 가상 회로상에 수신되는 프로세스내에 있는 것을 지정하기 위한 제4 플랙(E)을 갖고 있으며 프로세서 회로(CTP)에 의해 프로세스된 가상 회로당 1개의 수신 문맥 부분 (CRx)을 포함하는 것을 특징으로 하는 장치.
제2항에 있어서, 송신 제어 메모리(FE)가 고 레벨 프로세서에 의해 기입되고 프로토콜 프로세서 회로(CTP)로부터 판독되는 FIFO 형태이고, 상기 고 레벨 프로세서는 메시지가 저장되는 송신 영역(ZA, ZB)을 나타내며, 송신되는 각각의 메시지에 대한 송신 명령어, 상기 메시지 내의 바이트 수, 및 상기 메시지가 송신될 가상 회로의 수를 전달하는 것을 특징으로 하는 장치.
제3항에 있어서, 수신 제어 메모리(FR)이 프로세서 회로(CTP)에 의해 기입되고 고 레벨 프로세서로부터 판독되는 FIFO 형태이고, 상기 프로세서 회로는 각각의 수신 메시지에 대해, 메시지의 개시부를 포함하는 수신 메모리(MR)내의 정보 영역수를 나타내는 수신 명령어 및 상기 명령어가 전달되는 시간을 전달하는 것을 특징으로 하는 장치.
제1항에 있어서, 셀별로 송신 오차를 검출하도록, 각각의 셀이 전체 셀에 걸쳐 수행된 주기 중복 검사 표시(CRC)를 포함하는 것을 특징으로 하는 장치.
제1항에 있어서, 메모리(M)가 2-포트 메모리인 것을 특징으로 하는 장치.