JPH0653942A - メッセージ切換えシステムにおけるメッセージのエラー訂正コードを生成および検査する装置 - Google Patents

Abstract

(57)【要約】 【目的】 メッセージが固定サイズバーストまたはセル
を介して交換される多数起点／多数目標端末装置切換え
システムにおいてデータ処理端末装置間で交換されるメ
ッセージの保全性を確保するエラー訂正装置の提供。 【構成】 各端末装置は、メッセージの各バースト（目
的の端末装置に対して）に対して、メッセージの第１バ
ーストでの初期エラー訂正コード、前のバーストのエラ
ー訂正コードおよびバーストのデータバイトの関数とし
て、エラー訂正コードを計算するエラー制御回路を備え
ている。バーストエラー訂正コードは、バーストのコン
パニオンとして、データ転送媒体から分離されている媒
体で送られる。さらに、エラー制御回路は、起点端末装
置からバーストエラー訂正コードを受け取り、バースト
エラー訂正コードを生成して、受信バーストエラー訂正
コードと比較される。不一致が検出されると、誤りが発
見されたバーストにフラグが立てられる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は多数の起点／多数の目標
ユーザ切換えシステムにおいてユーザ間で交換されるメ
ッセージの保全性を確保する装置に関する。具体的に
は、メッセージが固定サイズバーストまたはセルを介し
て交換される切換えシステムで実施されるような装置に
関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】欧州特
許出願第０３８７４６４号に記載されているような切換
えシステムにおいて、メッセージは、固定数のバイトか
ら成るバーストを介してデータ処理端末装置間で交換さ
れる。切換えシステムは、そのシステムに接続された複
数のデータ処理端末装置の中から選択された起点端末装
置と目標端末装置から成る複数の端末装置対の間で最適
数のデータ同時転送を実行する。各端末装置は、データ
処理端末装置によりそのアウトバウンド待ち行列と関連
のあるデータ処理端末装置に送られるデータパケットを
記憶するために、アウトバウンド待ち行列の集合を備え
ており、その中の１つのアウトバウンド待ち行列がその
端末装置からデータパケットまたはメッセージが送られ
るデータ処理端末装置のそれぞれと提携している。

【０００３】複数の転送は、以前のバースト時間中にス
ケジューラにより生成された制御出力信号に応答して選
択された端末装置によりデータスイッチに送られた制御
信号による切換え制御下で、バースト時間中にデータス
イッチにより実行される。このスケジューラは選択アル
ゴリズムを実行する。選択アルゴリズムは、所与の期間
に起点端末装置および／または目標端末装置として各端
末装置が選択される可能性を等価にするものである。こ
れは、メッセージがたとえば３２バイトの固定数バイト
を含むバーストの連続として転送される切換え概念に基
づく。様々な起点／目標端末装置との間のメッセージの
インターリーブ式バーストが切換えシステムに送られ、
データバーストは、先バースト／後バースト／バイトカ
ウントなどのバースト内容に関連する制御情報を含む関
連制御フィールドと切換えられる。データバーストと関
連する制御情報は個別の媒体で交換される。

【０００４】メッセージ交換は任意の変更に対して保護
されなければならない。保護のためには、巡回冗長コー
ドＣＲＣの中にあるエラー訂正コードが各メッセージに
含まれてなければならない。従来の出願では、メッセー
ジのサイズは最高６４キロバイトである。すなわち、１
９ビットＣＲＣが、すべての型のビット列エラーの効率
的な検出を実行するのに必要である。

【０００５】通常通り、エラー訂正コードＣＲＣは、メ
ッセージの終端に追加される。しかし、メッセージをバ
ーストに分断すると、ＣＲＣの処理は複雑になる。すな
わち、メッセージの終端の追加バーストにはＣＲＣビッ
トが含まれる必要があり、この結果、バーストメッセー
ジが１つの場合にはオーバーヘッドが高くなり過ぎる。

【０００６】

【課題を解決するための手段】本発明によるエラー訂正
装置は、通信システムにおけるデータ処理端末装置間の
インターリーブ式データバーストで切り換えられて、複
数のワイヤを含むバス（１０）を介して交換されるメッ
セージのエラー訂正コード（ＣＲＣ）を生成する。この
エラー訂正端末装置は、各端末装置において、バースト
がメッセージの最初のバーストである場合、初期エラー
コード値の関数としてまたは同じ目標端末装置に送られ
たメッセージの前のバーストに関連する前のエラー訂正
コードの関数として、現データバーストに関連する現エ
ラー訂正コードを生成する目標端末装置に向けて前記端
末装置から送られたメッセージの現データバーストの内
容に応答するエラー訂正コード生成手段と、現エラー訂
正コードをセーブして、メッセージの次のバーストが送
信準備されているときに上記エラー訂正生成手段に上記
現エラー訂正コードを送る第１セーブ手段と、個別デー
タワイヤを介して前記端末装置から送られたデータバー
スト内容へのコンパニオンとして、その端末装置を目標
端末装置に接続しているバスの少なくとも１つの専用制
御ワイヤで現エラー訂正コードを送信するエラー訂正コ
ード送信手段と、を含む。

【０００７】本発明の好ましい実施例では、前記第１セ
ーブ手段は、前記端末装置に対する可能な目標端末装置
の数に等しい記憶場所を含み、１つの場所が各可能な目
標端末装置に指定される第１制御ブロックメモリと、メ
ッセージデータバーストが送信される目標端末装置に指
定された場所のメモリアドレスを生成し、そのアドレス
で記憶されたエラー訂正コードを前記エラー訂正コード
生成手段に供給し、そのメモリアドレスに現エラー訂正
コードを書き込むメモリアドレス指定手段と、を含む。

【０００８】本発明によるエラー訂正装置はさらに、専
用制御ワイヤおよび、受信端末装置と起点端末装置を接
続するバスのデータワイヤを介して起点端末装置からデ
ータバーストと関連するエラー訂正コードを受信し、起
点端末装置から受信されたメッセージの各バーストの内
容に応答し、そのバーストがメッセージの最初のバース
トである場合に初期エラー訂正コードの関数としてまた
は同じ起点端末装置からのメッセージの前のバーストが
受信されたときに計算された前のエラー訂正コードの関
数として、そのバーストに関連した現エラー訂正コード
を計算するエラー訂正コード検査手段と、現エラー訂正
コードと受信されたエラー訂正コードを比較し、不一致
が検出された場合にメッセージエラーを示す信号を生成
する比較手段と、現エラー訂正コードをセーブし、同じ
起点端末装置からのメッセージの次のバーストが受信さ
れる時に前記エラー訂正コードを前記エラー訂正コード
検査手段に供給する第２セーブ手段と、を含む。

【０００９】本発明の好ましい実施例では、第２のセー
ブ手段は、前記端末装置がメッセージを受け取ることが
できる可能な起点端末装置の数に等しい記憶場所を含
み、１つの場所が各可能な起点端末装置に指定されてい
る第２制御ブロックメモリと、メッセージデータバース
トを発信する起点端末装置に指定された位置のメモリア
ドレスを生成し、前記エラー訂正コード検査手段にその
アドレスに記憶されたエラー訂正コードを送り、そのメ
モリアドレスに現エラー訂正コードを書き込むメモリア
ドレス指定手段と、を含む。

【００１０】本発明によるエラー訂正装置は、複数の端
末装置が複数のバスを介して切換えシステムに接続され
ている通信システムで実施されるのが好ましい。この切
換えシステムは、各バースト時間（Ｔｉ）中に選択処理
を実行し、それぞれ１つの起点端末装置と１つの目標端
末装置を含む複数対の端末装置を選択し、選択された端
末装置に、それらにデータバーストを送信する端末装置
のアドレスと、次のバースト時間（Ｔｉ＋ｋ）（ｋは２
以上）中にデータバーストを送信する端末装置のアドレ
スとを送信し、前記アドレスは各単位端末装置を切換え
システムに接続するバスの第１制御ワイヤを介して送信
される。

【００１１】

【実施例】本発明は、上記の特許出願に記載され図１と
２に表されているような切換えシステムにおいて実施さ
れている。

【００１２】この切換えシステムは、バス１０−１ない
し１０−Ｎを介して、通信アダプタであるＮ個のデータ
処理端末装置８−１ないし８−Ｎに接続された切換え論
理回路２を備えている。

【００１３】バス１０−１ないし１０−Ｎのそれぞれに
は、連続ビットストリームを運ぶのに使用されるワイ
ヤ、すなわち、ＣＯＮＴＲＯＬ ＩＮワイヤ１２−１な
いし１２−ＮおよびＣＯＮＴＲＯＬ ＯＵＴワイヤ１２
−１ないし１２−Ｎが含まれている。ＣＯＮＴＲＯＬ
ＩＮワイヤ１２−１ないし１２−Ｎは切換え論理回路２
のスケジューラ４に接続される。スケジューラは、ＣＯ
ＮＴＲＯＬ ＩＮワイヤ１２−１ないし１２−Ｎでデー
タ処理端末装置からのビットストリームに応答して、Ｃ
ＯＮＴＲＯＬ ＯＵＴワイヤ１４−１ないし１４−Ｎで
直列ビットストリームを生成する。

【００１４】ＣＯＮＴＲＯＬ ＩＮワイヤからの切換え
制御信号は、切換え論理のデータスイッチ６に送られ
て、上記の欧州特許出願に記載されているようにスケジ
ューラにより選択された複数対の端末装置からのデータ
バーストの転送を制御する。

【００１５】バス１０−１ないし１０−Ｎには、ＸＭＩ
Ｔ−ＤＡＴＡワイヤ１８−１ないし１８−ＮとＲＣＶ−
ＤＡＴＡワイヤ２０−１ないし２０−Ｎも含まれてい
る。これらのワイヤは、データ処理端末装置８−１ない
し８−Ｎとデータスイッチ６の間およびデータスイッチ
とデータ処理端末装置８−１ないし８−Ｎの間でデータ
バイトを並列して運ぶのにそれぞれ使用される。

【００１６】さらに、スケジューラ４は、クロック信号
を、クロックバス１１を介して、データ処理端末装置８
とデータスイッチに送信し、データ処理端末装置８から
受信して、データ転送動作を刻時する。

【００１７】前述のように、データ処理端末装置間で転
送される情報のストリームが、それぞれ固定長をもつ複
数のバーストに区分される。これらのバーストは、１つ
のバースト時間で同期して交換される。すなわち、これ
らのバーストでは、送信の開始と終了が同時に行なわれ
る。

【００１８】バースト時間は、データバーストを転送す
るのに必要な時間に等しい。

【００１９】スケジューラ４は、上記に参照された欧州
特許出願に記載されたような選択アルゴリズムを実行す
ることにより、Ｎ個のデータ処理端末装置８−１ないし
８−Ｎの中の１つの送信端末装置（起点端末装置）と対
応する受信端末装置（目標端末装置）を含む複数対の端
末装置を選択する。この選択アルゴリズムは、各バース
ト時間中にデータ処理端末装置対を最高数選択すること
で、切換え論理２の全体的な変換機能を最適化する。こ
れらの端末装置は、送信、受信またはその両方のために
選択できる。

【００２０】要約すると、バースト時間Ｔｉ中に、同時
転送が、前のバースト時間Ｔ（ｉ−ｋ）中に選択された
対のデータ処理端末装置間で、それらに関連したＲＣＶ
とＸＭＩＴデータワイヤ２０と１８を介して、実行され
る。スケジューラ４は、処理工程の効率的なパイプライ
ン化するために、次のバースト時間Ｔ（ｉ＋ｋ）中にデ
ータ転送を実行するために選択される複数対のデータ処
理端末装置を決定する。ここでｋは１であってもよい
が、本発明の好ましい実施例では５である。

【００２１】この選択は、複数の端末装置からの転送要
求を含むＣＯＮＴＲＯＬ ＩＮビットストリームの制御
下で、前のバースト時間中に実行された転送に応じて、
実行されて、各データ処理端末装置に等しい選択の機会
を与える。

【００２２】図２は、Ａ、Ｂ、Ｃ、Ｄと呼ばれる４つの
端末装置を備えた切換えシステムにおいて実施されたと
きのデータ処理端末装置の構成図である。

【００２３】図２ないし１０は、Ｎ個の端末装置中の任
意の端末装置の詳細な実施例を示しており、参照番号の
後の接尾辞は消してある。

【００２４】各端末装置は、その端末装置が受信したデ
ータまたはその端末装置がこれから送信するデータを処
理する従来のデータ処理手段２２を含む。

【００２５】送信するデータは、バス２６を介して待ち
行列マネージャ２４に送られ、受信データは待ち行列マ
ネージャ２４からデータ処理手段２２にバス２８を介し
て送られる。

【００２６】これから送信するデータと受信データはメ
モリ３０に記憶される。各端末装置は、その端末装置と
他のデータ処理装置を、データバイトを送信する潜在的
な目標と見なしている。そのため、メモリ３は各端末装
置に向けた１つの待ち行列を備えている。これらの待ち
行列はアウトバウンド待ち行列と呼ばれる。

【００２７】４つのデータ処理端末装置Ａ、Ｂ、Ｃ、Ｄ
が備えられていると仮定されているので、４つのアウト
バウンド待ち行列ＱＯａ、ｂ、ｃ、ｄがある。例えば、
端末装置Ａでは、アウトバウンド待ち行列ＱＯａは、端
末装置Ａにより使用されて、端末装置Ａに送信されるデ
ータを折返しテストのために待ち行列に入れ、アウトバ
ウンド待ち行列ＱＯｂは、端末装置Ｂなどに送信される
データを待ち行列に入れるのに使用される。

【００２８】１端末装置当たりインバウンド待ち行列Ｑ
１ａ、ｂ、ｃ、ｄもあり、それぞれ端末装置Ａ、Ｂ、
Ｃ、Ｄから受信されたデータを待ち行列に入れるのに使
用される。インバウンド待ち行列から読み取られたデー
タは、待ち行列マネージャ２４の制御下でデータ処理手
段２２に送られる。

【００２９】要求およびバースト状況マネージャ回路３
４は、アウトバウンド待ち行列が空でなくなったとき待
ち行列マネージャ２４により生成された要求から、ＣＯ
ＮＴＲＯＬ ＯＵＴワイヤ１４−１上のビットストリー
ムから、ＣＯＮＴＲＯＬ ＩＮワイヤ１２−１上の直列
ビットストリームの複数のフィールドを生成する。

【００３０】本発明によると、ＣＲＣ制御回路３６は、
図１と２に記載されているようなシステムにおいてエラ
ー訂正コードを処理するために備えられている。

【００３１】ＣＲＣ制御回路３６は、ＣＯＮＲＯＬ Ｉ
Ｎワイヤで各バースト時間毎に送られたエラー訂正ビッ
トＣＲＣを生成し、ＣＯＮＴＲＯＬ ＯＵＴワイヤから
のＣＲＣビットを検査して、受信されたメッセージにエ
ラーがあるかどうかを示す信号を線３８で生成する。こ
の回路は、ＸＭＩＴ−ＤＡＴＡとＲＣＶ−ＤＡＴＡバス
１８−１と２０−１からのデータをバス１１からタイミ
ング信号を受け取る。

【００３２】ＣＯＮＴＲＯＬ ＩＮとＯＵＴワイヤで、
直列ビットストリームもバースト時間に区分され、バー
スト時間内の直列ビットストリームのフォーマットは図
３に示してある通りである。

【００３３】ＣＯＮＴＲＯＬ ＩＮワイヤで、偶数のビ
ットはＣＯＮＴＲＯＬ ＩＮ ＥＶＥＮとして示してあ
り、奇数のビットはＣＯＮＴＲＯＬ ＩＮ ＯＤＤとし
て示してある。

【００３４】以後、有益なビットに限って説明する。偶
数ビット０ないし１２は、要求目標端末装置アドレスＲ
ＵＴＡとセット／リセットビットＳ／Ｒを搬送するのに
使用され、このフィールドのビットは、スケジューラへ
の要求をセットまたはリセットするのに使用され、上記
に参照した欧州特許出願に説明されているように、選択
アルゴリズムを実行する。これらのビットは、目標端末
装置に向けられたアウトバウンド待ち行列の状況を反映
しており、こうした待ち行列が空でない時に、要求が設
定され、空になると、要求がリセットされる。

【００３５】偶数番号ビット１６ないし４４はパケット
バースト制御情報ＰＢＣを搬送する。ビット１６が１に
設定されると、そのバーストが、ＸＭＩＴデータワイヤ
で送信されたパケットの第１バーストであることを示
す。ビット１８が１に設定されると、そのバーストが最
後のバーストであることを示す。ビット２０ないし３０
はパケットバイトカウントを搬送する。ビット３２はパ
リティＰビットである。ビット３４ないし４４はＸＭＩ
Ｔデータワイヤで送られたバーストのＣＲＣを搬送す
る。以後のビット４６ないし６２は、本発明の実施のた
めには使用されない。

【００３６】ＣＯＮＴＲＯＬ ＩＮワイヤ上の奇数番号
ビットは、ＸＭＩＴ−ＤＡＴＡワイヤ上の関連するバー
ストが向けられる目標端末装置アドレスＴＵＡを搬送す
るのに使用される。

【００３７】図３に示すように、ＸＭＩＴ−ＤＡＴＡワ
イヤ上のデータバーストは、関連する制御ブロックに関
して移送されて、スケジューラはデータバーストの前で
目標端末装置アドレスを受信する。これはバースト切換
えに必要である。

【００３８】ＣＯＮＴＲＯＬ ＯＵＴワイヤでは、偶数
番号ビットだけが本発明の端末装置を実施するのに有益
である。

【００３９】偶数番号ビット０ないし１０は、次の目標
ユニットアドレスＮＴＵＡを搬送するのに使用され、ビ
ット４８ないし５８は、次の起点ユニットアドレスＮＯ
ＵＡを搬送するのに使用され、それらはスケジューラに
より各バースト時間毎に送られて、複数対の選択された
ユニットを決定する。これは上記の欧州特許出願に記載
の通りである。

【００４０】ビット１６ないし４４は、ＲＣＶ−ＤＡＴ
Ａワイヤ上の受信バーストに関連したパケット制御ブロ
ックＰＢＣを搬送するのに使用される。このブロックに
はＣＲＣコードが含まれている（ビット３４ないし４
４）。

【００４１】図４は、図２のＣＲＣ制御回路３６の構成
図である。

【００４２】この回路３６には、ＲＣＶ部分４０−Ｒと
ＸＭＩＴ部分４０−Ｘから構成される制御ブロックＣＢ
メモリ４０が備えられている。各部分はＮ個のメモリ場
所を備えており、各場所は端末装置８−１ないし８−Ｎ
の中の対応する端末装置に指定される。

【００４３】ＣＢメモリ４０は制御ブロック管理回路４
２によりアドレス指定される。この回路４２はＣＯＮＴ
ＲＯＬ ＯＵＴワイヤ１４からの偶数直列ビットストリ
ームを処理して、バースト状況と各受信データバースト
に付随するＣＲＣを含むパケット制御ブロックＰＢＣを
検索して、検索ＰＢＣをバス４４を介してＣＲＣ検査回
路４６に送る。

【００４４】受信部分４０−Ｒは制御ブロック管理回路
４２によりアドレス指定される。この回路４２は、デー
タを送信する起点端末装置のアドレスを示すＮＯＵＡビ
ットからアドレスと制御情報をバス４８上で生成し、同
じ端末装置からの前のバーストが受信されて、その端末
装置に指定されたＣＲＣ制御ブロックに記憶されたとき
に計算された古いＣＲＣを読み取る。この古いＣＲＣ
は、バス５０を介してＣＲＣ検査回路４６に送られる。
ＣＲＣ検査回路４６は、古いＣＲＣと受信データバース
トバイトから新しいＣＲＣを計算して、計算されたＣＲ
Ｃが受信されたＣＲＣに等しいかどうかを検査して、不
一致がもしあれば、古いＣＲＣの代わりに新しいＣＲＣ
をＣＢメモリに記憶する。

【００４５】したがって、ＣＲＣは各バーストに関して
検査されて、その結果は、メッセージに従属するすべて
のバーストに関して記憶される。誤りとされたメッセー
ジの第１バーストで（計算されたＣＲＣと受信されたＣ
ＲＣの間の不一致）、フラグＭがその端末装置に関連し
た制御ブロックに設定されて、バースト検査結果の少な
くとも１つが誤り指示である場合に、メッセージ全体に
エラーフラグが立つ。

【００４６】送信部分は制御ブロック管理回路４２によ
りアドレス指定される。この回路４２は、データバース
トを送る目標端末装置のアドレスを示すＮＴＵＡビット
からアドレスおよび制御情報をバス５２上で生成して、
同じ端末装置に対する前のバーストが計算され、その端
末装置に指定されたＣＲＣ制御ブロックにその計算結果
が記憶されたときに計算された古いＣＲＣを読み取る。
この古いＣＲＣは、バス５６を介してＣＲＣ生成回路５
４に送られるので、この回路は、古いＣＲＣの値とバス
１８から受信されたデータバーストバイトの内容から、
送信するデータバーストに付随する新しいＣＲＣを計算
して、ＣＯＮＴＲＯＬ ＩＮワイヤ上に直列ビットスト
リームを生成して、新しいＣＲＣをメモリ４０−Ｘに記
憶する。

【００４７】当然のことながら、制御ブロック管理回路
４２、回路４６と５４のすべての動作がバス１１からの
クロック信号によりタイミングがとられる。

【００４８】図５は、制御ブロック管理回路４２をより
詳細に表している。この回路４２には、ＣＯＮＴＲＯＬ
ＯＵＴワイヤ上の直列ビットストリームがビットクロ
ック率および各バースト時に入力される並列化機構６０
が備えてある。並列化機構の内容は多重化構成６２に転
送されて、ＮＴＵＡビットとＮＯＵＡビットを、５つの
レジスタ６４−１ないし６４−５および６６−１ないし
６６−５をそれぞれ含むレジスタスタックの第１レジス
タ６４−１と６６−１にゲートして、各バースト時に、
スタックの１つのレジスタの内容が次のレジスタに移送
される。バースト状況と、受信バーストに関連するＣＲ
Ｃビットを含むＰＢＣビットがＰＢＣレジスタ６８にゲ
ートされて、ＣＲＣ検査回路４６に送られる。

【００４９】レジスタスタック６４と６６は必要であ
る。これは、以前に説明したように、ＮＴＵＡとＮＯＵ
Ａ情報は、スケジューラにバーストを送る端末装置ＮＯ
ＵＡを示す端末装置、およびスケジューラが次のバース
ト時間Ｔｉ＋ｋ（たとえば、ｋ＝５）でバーストを送信
しなければならない端末装置において、バースト時間Ｔ
ｉでスケジューラにより供給される。全体的に、バス２
０から端末装置により受信された２つの連続バーストが
同じ起点端末装置からではなく異なる端末装置から起動
される。ただし、留保要求に基づく選択アルゴリズムを
実行するスケジューラによる端末装置選択に依存してい
る例は除く。

【００５０】同じ理由で、バス１８を介して端末装置に
より送られた連続するバーストがいくつかの例を除いて
同じ目標端末装置に向けられていない。

【００５１】その結果、バースト時間Ｔｉ＝５で端末装
置によるバーストの送信を制御するために、バースト時
間Ｔｉで受信されたレジスタ６４−１のＮＴＵＡビット
は、時間Ｔｉ＋３でレジスタ６４−３に、時間Ｔｉ＋４
でレジスタ６４−４におかれる。その結果、異なる目標
端末装置がバースト時間Ｔｉ＋１でスケジューラにより
選択される場合、レジスタ６６−３と６６−４の内容は
異なり、そうでない場合、すなわち、同じ端末装置が選
択された場合、それらの内容は等しい。レジスタ６４−
３のＮＴＵＡ値が比較器７０に送られる。不一致が検出
されると、「１」が比較器７０によりその出力線７２で
ＡＮＤゲート７４に送られる。このＡＮＤゲート７４
は、その出力８０上の読取り制御信号でレジスタ６４−
３の内容をゲートして、時間Ｔｉ＋５中に、データバー
ストへのコンパニオンとして送られる新しいＣＲＣを計
算するのに使用される古いＣＲＣを読み取る。ＣＲＣは
バースト時間Ｔｉ＋４中に計算されて、新しいＣＲＣ
は、バス８２を介して送られるレジスタ６４−４の値に
より付与されるアドレスに書き込まれる。バス８０と８
２は、メモリアクセス制御回路８４に接続している。こ
の回路８４はバス５２を介してアドレスおよび読取り／
書込み制御信号を送る。

【００５２】比較器７０が一致を検出すると、メモリへ
の書込みアクセスは行なわれず、新しいＣＲＣを計算す
るのに使用される古いＣＲＣは、ＣＲＣ生成回路５４に
より、前のバースト時間中に計算されたＣＲＣである。

【００５３】受信側のＣＲＣ生成を制御するＣＢメモリ
アクセスは、ＮＯＵＡビットにより制御されている。各
バースト時間Ｔｉで受信されたＮＯＵＡビットは、次の
バースト時間Ｔｉ＋ｋでそこからバーストが受信される
端末装置のアドレスを表す。

【００５４】その結果、各バースト時間で受信されたＮ
ＯＵＡビットがシフトレジスタスタック６６において移
送される。レジスタ６６−４のＮＯＵＡビットは、比較
器７０の機能と同一の機能をもつ比較器９０に送られ
る。すなわち、この比較器９０はレジスタ６６−４のＮ
ＯＵＡビットとレジスタ６６−５のＮＯＵＡビットを比
較する。不一致が検出されると、２つの連続する受信バ
ーストが異なる起点端末装置からであることを意味して
おり、レジスタ６６−４からのＮＯＵＡビットが読取り
アドレスとしてＡＮＤゲート９４を介してメモリアクセ
ス制御回路１０４に送られる。この回路１０４は、そこ
から出るバス４８で読取りアドレスを生成する。

【００５５】読取りＣＢは、受信バーストのＣＲＣを計
算し、レジスタ６８から取られた受信バーストに付随す
るＣＲＣとそれを比較することによりその計算されたＣ
ＲＣを検査するのに使用される。レジスタ６６−５のＮ
ＯＵＡビットは、バス１００を介してメモリアクセス制
御回路１０４にＣＢメモリの書込みアドレスとして送ら
れる。このＣＢメモリは、そこからのバス４８で書込み
アドレスを生成する。

【００５６】図６は、ＣＲＣ生成回路５４をより詳細に
表す。

【００５７】同じメッセージの２つの連続するバースト
が処理される場合には、データ処理端末装置は、ＣＲＣ
計算回路１１０に、ＮＴＵＡビットを使用して選択され
た待ち行列から読み取られる送信用のデータバースト
を、バス５６を介してＣＢメモリから読み取られまたは
回路１１０内で計算された古いＣＲＣと共に送る。バー
スト状況は待ち行列セレクタからバス１１３を介してレ
ジスタ１１２に送られる。バースト状況には、バースト
がメッセージの第１バーストかどうかを示すＦビット、
バーストが最後のバーストであるかどうかを示すＬビッ
ト、カウントが３２バイトより少ない場合バーストのバ
イトの数を示すカウントビットが含まれている。これら
のビットは、ＣＲＣ計算回路１１０内で使用される。こ
れは、回路１１０の具体例の記載と共に以下で説明され
る。

【００５８】新しいＣＲＣとバースト状況は、バースト
時間Ｔｉ−１中にバス１１６と１１８を介してレジスタ
１１４に送られて、次のバースト時間Ｔｉ中にデータバ
ーストと共に送られる。

【００５９】新しいＣＲＣがＣＢメモリ４０−Ｘに書き
込まれる。

【００６０】同時に、要求レジスタ１２０にセットまた
はリセットビットおよび対応する要求目標端末装置アド
レスＲＴＵＡが備えられており、要求を設定又はリセッ
トし、この情報をスケジューラに送る。

【００６１】レジスタ１２０と１１４の内容は、直列化
装置１２２に送られて、出力線１２４上でビットクロッ
ク周波数の半分と等価の周波数で移送される。目標端末
装置ＴＵＡのアドレスを含んでいるレジスタ６４−５の
内容は、線１２８上で、レジスタ１２０と１１４の内容
と同じ周波数で直列化装置１２６を介して移送される。

【００６２】マルチプレクサ１３０は、線１２４からの
ビットストリーム（偶数ビット）と線１２８からのビッ
トストリーム（奇数ビット）を受信し、図３を参照して
説明された型式に応じてＣＯＮＴＲＯＬ ＩＮ線１２上
でこれらのビットストリームを併合する。

【００６３】図７と８は、ＣＲＣ計算回路１１０を表
す。図７に示してあるように、この回路は、図８でより
詳細に表されているボックス１４０として示してあるＣ
ＲＣ計算論理を含む。ＣＲＣ計算論理１４０は、バス１
８を介して選択された待ち行列から送信されるバースト
のデータバイトとバス１４４を介してマルチプレクサ１
４２により送られる古いＣＲＣ値を受け取る。この古い
ＣＲＣは、初期化ＣＲＣ値「１１１１１１」またはバス
１４６上のＣＢメモリから読み取られた古いＣＲＣまた
は次の連続バーストが同じ端末装置に向けられている場
合にバーストの終わりに計算されたＣＲＣである。これ
は線７２上の比較の結果により示してある。バーストの
終わりで計算されたＣＲＣは、レジスタ１４８に記憶さ
れる。レジスタ１４８の出力バスは図６のバス１１６で
ある。

【００６４】バス１１８上のバースト状況はセレクタ１
５０に送られる。このセレクタ１５０は、バーストがメ
ッセージの最初のバーストであると検出されるとき、第
１ビット時中に線１５２を活動化する。線１５２はＡＮ
Ｄゲート１５４の入力端に備えられており、バス１４４
上のバス１５６からの初期ＣＲＣ値「１１１１１１」を
ゲートする。セレクタ１５０は、各バーストの最初のビ
ット時中に線１５８を活動化し、ＡＮＤゲート１６４と
１６６を介して、マルチプレクサ１６２の出力バス１６
０で、線７２が活動状態である場合バス１４６上のＣＢ
メモリから供給された古いＣＲＣまたは線７２が非活動
状態である場合（第２の連続バーストが同じ目標端末装
置に送られることを意味する）バス１１６からの計算さ
れたＣＲＣをゲートする。前記ＡＮＤゲート１６４と１
６６は、線１５８と７２上の信号とインバータ１７０に
より反転された線７２上の信号に条件付けられる。

【００６５】ＣＲＣ処理論理１４０は、ＣＲＣ生成プロ
グラム許可回路１７２により可動される。この回路１７
２は、バス１１８から送られるバイトカウントに応答し
て、線１７４でＣＲＣ許可信号を送る。

【００６６】本発明の好ましい実施例では、６ビットＣ
ＲＣが使用されている。システムの性能を改善するに
は、バーストバイトの８ビットｄ１、ｄ２、ｄ３、ｄ
４、ｄ５、ｄ６、ｄ７、ｄ８に応答するとともに、前の
ビット時間で計算されたＣＲＣ値である６ビットｃｉ
０、ｃｉ１、ｃｉ２、ｃｉ３、ｃｉ４、ｃｉ５を含む中
間ＣＲＣ値に応答して、各ビット時間でシステム性能は
計算される。

【００６７】図８に示すＣＲＣ計算論理は、２つの入力
レジスタ１８０と１８２を備えている。バーストの１バ
イトは、各ビット時間でレジスタ１８０に送られて、中
間ＣＲＣがレジスタ１８２に送られる。

【００６８】バーストの最初のビット時間で、レジスタ
１８２の初期値はバス１４４でマルチプレクサ１４２か
ら送られて、中間ＣＲＣはバス１８４から送られて、そ
れは、各ビット時間で計算され、ＡＮＤゲート１９０を
介してバス１８８上の排他的論理和機構１８６により送
られたＣＲＣビットｃｒ０、ｃｒ１、ｃｒ２、ｃｒ３、
ｃｒ４、ｃｒ５に等しい。

【００６９】ＡＮＤゲート１９０は、バーストバイトカ
ウントをロードしており各ビット時間で減分されるカウ
ンタであるＣＲＣ生成プログラム許可回路１７２からの
信号１７４により条件付けられるので、カウント値が０
に等しくなるまで線１７４は活動状態である。

【００７０】線１７４の信号は、インバーター１９２に
より反転されて、インバーター１９２の出力線１９４上
の信号により条件付けられ、ＡＮＤゲート２００の出力
バス１９６にバス１８８からＣＲＣビットｃｒ０、ｃｒ
１、ｃｒ２、ｃｒ３、ｃｒ４、ｃｒ５をゲートし、計算
されたＣＲＣレジスタ１４８にロードされる。

【００７１】各ビット時に、ＣＲＣビットｃｒ０ないし
ｃｒ５が、図８に示すように、データビットから排他的
論理和機構２０２により計算された中間値ｖ０ないしｖ
５および排他的論理和機構２０４により中間ＣＲＣのｃ
ｉビットから計算された中間値ｖ６ないしｖ１１から計
算される。

【００７２】排他的論理和機構２０２により計算された
値：

【００７３】

【数１】 排他的論理和機構２０４により計算された値

【００７４】

【数２】 排他的論理和機構１８６により計算された値

【００７５】

【数３】 これらの等式は、直列ビットストリームに基づいて実行
され８ビットを並列に処理するよう適応された生成多項
式Ｘ⁶ ＋Ｘ＋１を使用したＣＲＣ生成処理の結果であ
る。

【００７６】図９は生成多項式Ｘ⁶ ＋Ｘ＋１を使用する
直列ビットストリーム用の従来のＣＲＣ生成回路を表
す。

【００７７】この回路には、図９に示してあるように構
成されている、２個の排他的論理和回路２１０と２１２
および６個のシフトレジスタラッチＬ０ないしＬ５が備
えられている。こうした回路が使用されていると仮定す
ると、直列データビットストリームが排他的論理和回路
２１０に入力され、他方の入力は、最後のラッチＬ５の
出力端から取られる。排他的論理和回路２１２の両入力
は、排他的論理和回路２１０の出力端とラッチＬ１０の
出力端から取られる。

【００７８】中間値ｖ０ないしｖ１１とｃｒ０ないしｃ
ｒ５の値を計算するのに必要な式は、８ビットシフトの
後でラッチＬ０ないしＬ５の内容を決定することにより
確保される。ただし、メッセージの最初のビット時間で
ラッチに設定される初期値は１１１１１１と仮定する。

【００７９】異なる生成多項式が選ばれれば、当業者に
よれば、バーストの連続バイトのビットを平行して処理
するＣＲＣ計算論理回路を設計するために同じ処理が実
施可能である。

【００８０】図１０はＣＲＣ検査回路４６を表す。この
回路４６は、ＣＲＣ計算回路１１０と同様のＣＲＣ計算
回路２１０を含む。そのため、内部ボックス２１０、異
なるボックスがボックス１１０と同じ番号が付けられて
おり、それらの動作は詳細には説明しない。回路２１０
との間の入出力だけが異なる。Ｆ、Ｌおよびカウントは
バス４４を介してレジスタ６８（図５）から送られ、Ａ
ＮＤゲート１６４は線９２（図５）からの信号により条
件付けられて、図８に示す論理と同等のＣＲＣ処理論理
１４０は、バス２０からの受信バイトを処理し、古いＣ
ＲＣはバス２１４を介してＣＢメモリ４０の受信部分４
０−Ｒから送られて、レジスタ２１２中の受信バースト
からＣＲＣを生成する。計算されたＣＲＣはレジスタ２
１２の出力バス２１６を介してメモリバス５０と回路２
１０のＡＮＤゲート１６６に送られる。

【００８１】計算されたＣＲＣもレジスタ６８の受信Ｃ
ＲＣと比較するために比較器２１８に送られる。

【００８２】比較器は第１または中間バーストで不一致
を検出すると、その比較器は線２２０を活動化し、不一
致ビットＭをＣＢメモリ４０−ＲのＣＲＣ制御ブロック
に設定する。

【００８３】最後のバーストでは、一致が検出される
と、線２２２が活動化され、ＡＮＤゲート２２４への入
力として接続され、ＡＮＤゲート２２４の他端は、ＣＢ
メモリ４０−Ｒから読み取られた反転されたＭビットを
受け取る。メモリ４０−Ｒから読み取られたＭビットは
線２２８で送られて、インバータ２２６により反転され
る。インバータ２２６の出力線２３０は、ＡＮＤゲート
２２４の１入力端に接続される。

【００８４】すなわち、計算されたＣＲＣと受信された
ＣＲＣが等しく、Ｍビットが１に設定されてない場合、
「メッセージ ＯＫ」信号がＡＮＤゲート２２４の出力
線３８で生成されて、端末装置のデータ処理手段に送ら
れる。

【００８５】エラー補正が、ＣＲＣだけがメッセージの
終わりに追加された場合よりもよくなるのは各バースト
の検出によるものである。

【００８６】

【発明の効果】本発明によれば、メッセージが固定サイ
ズバーストまたはセルを介して交換される多数起点／多
数目標端末装置切換えシステムにおいてデータ処理端末
装置間で交換されるメッセージの保全性を確保するエラ
ー訂正装置を提供することができる。

【図面の簡単な説明】

【図１】メッセージのエラー訂正コードを生成し検査す
る本発明によるシステムが実施可能である通信システム
を示す図である。

【図２】ＣＲＣ制御回路を統合する図１のデータ処理装
置の構成図である。

【図３】データ処理装置と切換え論理を連結するバス上
の制御フィールドとデータバーストの型式を表す図であ
る。

【図４】ＣＲＣ制御回路の構成図である。

【図５】図４の制御ブロック管理回路４３を詳細に示す
図である。

【図６】ＣＲＣ生成回路５４の詳細な実施例を示す図で
ある。

【図７】図６のＣＲＣ計算回路１１０を示す図である。

【図８】図７のＣＲＣ処理論理回路１４０を示す図であ
る。

【図９】直列ビット流上でＣＲＣを計算するのに使用で
きる従来の回路を示す図である。

【図１０】ＣＲＣ検査回路４６の詳細な実施例を示す図
である。

【符号の説明】

２ 切換え論理回路 ４ スケジューラ ６ データスイッチ ８ データ処理装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者 フィリップ、ジャシムシク フランス国サン、ジャネ、リュ、サント、 バルブ、９ (72)発明者 ジェラール、バリュッチ フランス国ビルヌーブ、ルーベ、アブニ ュ、ド、プロバンス、18 (72)発明者 ジャン、カルビニャク フランス国ラ、ゴード、シュマン、レバリ エール、187 (72)発明者 ファブリス、ベルプランカン フランス国カーニュ、シュール、メール、 リュ、ミシェル、プロバンサル、25

Claims (11)

【特許請求の範囲】
1. 【請求項１】通信システムにおけるデータ処理端末装置
   間のインターリーブ式データバーストにおいて切り替え
   られ、複数のワイヤを含んでいるバス（１０）を介して
   交換されたメッセージのエラー訂正コード（ＣＲＣ）を
   生成するエラー訂正装置（３６）において、各端末装置
   の中に、 バーストがメッセージの最初のバーストである場合に初
   期エラーコード値の関数としてまたは目的端末装置に送
   られたメッセージの前のバーストに関連した前のエラー
   訂正コードの関数として、現データバーストに関連した
   現エラー訂正コードを生成するための同じ目的端末装置
   に向けて、その端末装置により送られたメッセージの現
   データバーストの内容に応答する、第１エラー訂正コー
   ド生成手段（５４、１１０）と、 現エラー訂正コードをセーブして、メッセージの次のバ
   ーストが送信準備の時に前記現エラー訂正コードを前記
   エラー訂正コード生成手段に送る第１セーブ手段（４０
   −Ｘ、１４８）、 個別のデータワイヤを介して前記起点端末装置により送
   られているデータバースト内容へのコンパニオンとし
   て、前記端末装置を目標端末装置に接続するバスの少な
   くとも１つの第１専用制御ワイヤで現エラー訂正コード
   を送るエラー訂正コード送信手段（５４、１１４、１３
   ０）と、を含むことを特徴とするエラー訂正装置（３
   ６）。
2. 【請求項２】前記第１セーブ手段が、 前記起点端末装置に対する可能な目標端末装置の数に等
   しい数のメモリ場所を含み、１つの場所が各可能な目標
   端末装置に割り当てられる第１制御ブロックメモリ（４
   ０−Ｘ）と、 メッセージデータバーストが送られる目標端末装置に指
   定された場所のメモリアドレスを生成し、そのアドレス
   で記憶されたエラー訂正コードを前記エラー訂正コード
   生成手段に送り、そのメモリアドレスに現エラー訂正コ
   ードを書き込む第１メモリアドレス指定手段とを含むこ
   とを特徴とする請求項１に記載のエラー訂正装置。
3. 【請求項３】前記第１セーブ手段が、 データバーストに関連した現エラー訂正コードを記憶す
   る第１記憶手段（１４８）と、 前記起点端末装置から送られた次のバーストが同じ目標
   端末装置に向けられている場合、前記第１記憶手段の内
   容を前記エラー訂正コード生成手段に送るゲーティング
   手段（１１６）と、を含むことを特徴とする請求項２に
   記載のエラー訂正装置。
4. 【請求項４】前記エラー訂正コード生成手段が、データ
   バーストのバイトを並列に受け取り、エラー訂正コード
   の初期値または前記第１セーブ手段から読み取られた訂
   正コードを並列に受け取り、前記バーストの各バイトに
   ついて、前記バーストの最後のバイトが処理されるま
   で、次のバイトの中間エラー訂正コードを計算するのに
   使用された中間エラー訂正コードを計算し、最後に計算
   された中間エラー訂正コードを現エラー訂正コードとし
   て使用するエラー訂正コード計算手段（１１０）を含む
   ことを特徴とする請求項１ないし３のいずれかに記載の
   エラー訂正装置。
5. 【請求項５】前記複数の端末装置は複数のバスを介し
   て、それぞれ起点端末装置と目的端末装置を含む複数端
   末装置対を選択するよう各バースト時間（Ｔｉ）中に選
   択処理を実行し、選択された端末装置がそこからのデー
   タバーストを受け取る端末装置のアドレスと次のバース
   ト時（Ｔｉ＋ｋ）（ｋは２以上）にデータバーストを送
   る端末装置のアドレスを前記選択された端末装置に送る
   切換えシステムに接続され、前記アドレスは前記端末装
   置を前記切換えシステムに接続する複数のバスの第１の
   制御ワイヤを介して送られる通信システムにおいて実施
   される請求項２、３または４に記載のエラー訂正装置に
   おいて、 各端末装置において、前記第１メモリアドレス指定手段
   が、 各バースト時間Ｔｉ中に前記第１制御ワイヤから受け取
   った目標端末装置のアドレスに応答し、前記第１制御ブ
   ロックメモリのアドレスを生成し、そのアドレスに記憶
   されたエラー訂正コードを読み取り、前記エラー訂正コ
   ードを、前記端末装置を前記切換えシステムに接続する
   バスの第２制御ワイヤを介してバースト時間（Ｔｉ＋
   ｋ）中に前記端末装置により送られた現エラー訂正コー
   ドを計算するエラー訂正コード生成手段に送る、ことを
   特徴とするエラー訂正装置。
6. 【請求項６】請求項１ないし４のいずれかに記載のエラ
   ー訂正装置において、各端末装置におけるエラー訂正コ
   ード検査手段（４６）は、 第２専用制御ワイヤおよび端末装置と起点端末装置を接
   続するバスのデータワイヤを介して前記起点端末装置か
   らデータバーストと関連するエラー訂正コードを受け取
   り、起点端末装置から受け取ったメッセージの各バース
   トの内容に応答し、そのバーストがメッセージの第１バ
   ーストである場合には初期エラー訂正コードの関数とし
   てまたは同じ起点端末装置からのメッセージの前のバー
   ストが受け取られるときに計算された前のエラー訂正コ
   ードの関数として、前記バーストに関連した現エラー訂
   正コードを計算する第２エラー訂正コード生成手段（２
   １０）と、 現エラー訂正コードと受信したエラー訂正コードを比較
   し、不一致が検出されるとメッセージエラーを示す信号
   を生成する比較手段（２１８）と、 前記現エラー訂正コードをセーブし、同じ起点端末装置
   からのメッセージの次のバーストが受け取られると前記
   エラー訂正コードを前記第２エラー訂正コード生成手段
   に送る第２セーブ手段（４０−Ｒ、２１２）と、を含む
   ことを特徴とするエラー訂正装置。
7. 【請求項７】請求項６に記載のエラー訂正装置におい
   て、前記第２セーブ手段が、 前記端末装置がメッセージを受け取る可能性のある起点
   端末装置の数に等しいメモリ場所を含み、１つの場所は
   各可能な起点端末装置に指定される第２制御ブロックメ
   モリ（４０−Ｒ）と、 そこからメッセージデータバーストが受信される起点端
   末装置に指定された場所のメモリアドレスを生成し、そ
   のアドレスに記憶されたエラー訂正コードをエラー訂正
   コード検査手段に送り、そのメモリアドレスに現エラー
   訂正コードを書き込む第２メモリアドレス指定手段と、
   を含むことを特徴とするエラー訂正装置。
8. 【請求項８】請求項７に記載のエラー訂正装置におい
   て、前記第２セーブ手段が、 データバーストに関連した現エラー訂正コードを記憶す
   る第２記憶手段（２１２）と、 前記端末装置が受信した次のバーストが同じ起点端末装
   置から起動されたものである場合前記第２記憶手段の内
   容を前記エラー訂正コード検査手段に送るゲーティング
   手段（１１６）とを含むことを特徴とするエラー訂正装
   置。
9. 【請求項９】請求項６ないし８のいずれかにエラー訂正
   装置において、前記第２エラー訂正コード生成手段が、
   データバーストのバイトを平列に受け取り、エラー訂正
   コードの初期値、または前記第２セーブ手段から読み取
   られたエラー訂正コードを平列に受け取り、バーストの
   各バイトに対して、そのバーストの最後のバイトが処理
   されるまで、次のバイトに対する中間エラー訂正コード
   を計算するのに使用された中間エラー訂正コードを計算
   して最後に計算された中間エラー訂正コードを現エラー
   訂正コードを使用するエラー訂正コード計算手段（２１
   ０）を含むことを特徴とするエラー訂正装置。
10. 【請求項１０】請求項７、８または９のいずれかに記載
    のエラー訂正装置において、前記第２制御ブロックメモ
    リの各場所は、前記比較手段により検出された不一致の
    第１発生時にエラーフラグが設定されるフィールドを含
    むと共に、前記比較手段からの信号と前記第２制御ブロ
    ックメモリから読み取られたフラグに応答して、そのフ
    ラグビットが設定されず一致が前記比較手段により検出
    される場合メッセージにエラーがないことを示す信号を
    生成する生成手段（２２４）を含むことを特徴とするエ
    ラー訂正装置。
11. 【請求項１１】端末装置がバスを介して切換えシステム
    に接続され、前記切換えシステムは各バースト時間（Ｔ
    ｉ）中に、それぞれ起点および目標端末装置を含む複数
    対の端末装置を選択する選択処理を実行して、そこから
    前記選択された端末装置がデータバーストを受けとる端
    末装置のアドレスと前記選択された端末装置が次のバー
    スト時間（Ｔｉ＋ｋ）（ｋは２以上）中にデータバース
    トを送る端末装置のアドレスを前記選択された端末装置
    に送り、前記アドレスは前記端末装置を前記切換えシス
    テムに接続するバスの第１制御ワイヤを介して送られる
    通信システムで実施される請求項６ないし１０のいずれ
    かに記載されたエラー訂正装置において、 各端末装置において、前記第２メモリアドレス指定手段
    は、各バースト時間Ｔｉ中に前記第１制御ワイヤから受
    け取った起点端末装置のアドレスに応答して、前記第２
    制御ブロックメモリのアドレスを生成しそのアドレスに
    記憶されたエラー訂正コードを読み取り、このエラー訂
    正コードを、現エラー訂正コードを計算してバースト時
    間Ｔ（ｉ＋ｋ）に前記現エラー訂正コードを前記比較手
    段に送る前記第２エラー訂正コード生成手段に送ること
    を特徴とするエラー訂正装置。