JP3080868B2 - Ａｔｍ交換機 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＡＴＭ交換機に関
し、出回線へのセル送出の速度の制御などに関するもの
である。

【０００２】

【従来の技術】物理回線の帯域をＳＯＮＥＴ（Ｓｙｎｃ
ｈｒｏｎｏｕｓ Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ）１
５５Ｍｂｉｔ／ｓ、５２Ｍｂｉｔ／ｓ、ＴＡＸＩ（４Ｂ
５Ｂコーディング）１００Ｍｂｉｔ／ｓの３種類で、装
置内のＡＴＭスイッチのタイプとして１５５Ｍｂｉｔ／
ｓ相当のスループットを持った出力バッファ型のＡＴＭ
セルスイッチを想定した場合に、セルデータを物理回線
に出力しようとした場合、セル廃棄が発生することなく
物理回線速度と速度調整を行うために、各物理回線の最
大帯域を越えて出力されてきたセルの監視又は廃棄のた
めのトラフィック制御回路及びＦＩＦＯ回路が必要とな
っていた。尚、上記４Ｂ５Ｂコーディングは、４ビット
の情報を送るのに５ビットシンボルにコーディングして
伝送する。

【０００３】そこで、図２は従来のＡＴＭセル交換装置
におけるＡＴＭセルスイッチ部１と出力側の回線対応部
２ａ〜２ｎの関係を表す構成図である。この図２におい
て、ＡＴＭセルスイッチ部１から出力されるセルはセル
処理・トラヒック制御回路３で同報通知の管理や、トラ
ヒック制御などを行って、ＦＩＦＯ（Ｆａｓｔ ＩｎＦ
ａｓｔ Ｏｕｔ）制御回路４と２ポートメモリ５とで読
み出し速度の調整を行うものである。そして、ＦＩＦＯ
制御回路４と２ポートメモリ５とで、回線速度が５２Ｍ
ｂｉｔ／ｓ、１００Ｍｂｉｔ／ｓ、１５５Ｍｂｉｔ／ｓ
などに適用し得るように対応しなければならない。

【０００４】

【発明が解決しようとする課題】しかしながら、１５５
Ｍｂｉｔ／ｓの物理回線とＡＴＭセルスイッチの伝送速
度とは、ほぼ同一であるので回線速度と整合をとるＦＩ
ＦＯ規模は少なくて良いはずであるが、伝送速度１００
Ｍｂｉｔ／ｓ、５２Ｍｂｉｔ／ｓ回線などはＡＴＭセル
スイッチに対して２／３、１／３の伝送速度になるため
ＦＩＦＯ規模が大規模化していた。また、各物理回線の
最大帯域を越えて出力されてきたセルの監視や廃棄を行
うための複雑なトラヒック制御装置が必要になってい
た。よってこれらの要因によってハードウエアのコスト
アップを招いた。

【０００５】また、ＡＴＭ端末を回線対応部を通じて回
線へ接続する場合にも、種々の回線速度に対応させるた
めにＦＩＦＯ規模が大きくなるという問題があった。

【０００６】以上のようなことから、種々の回線速度に
容易に対応することが簡単な構成ででき、しかもハード
ウエア規模を小形化することができるＡＴＭ交換機及び
ＡＴＭ端末インタフェース装置の提供が要請されてい
る。

【０００７】

【課題を解決するための手段】そこで、請求項１の発明
は、セルバッファ回路を有するセルスイッチ部と、セル
スイッチ部から出力される出力セルをセルバッファ回路
に書き込み、読み出しながら対応する各出回線へ出力す
る複数の出回線対応部とを備えたＡＴＭ交換機におい
て、以下の特徴的な構成で上述の課題を解決するもので
ある。

【０００８】即ち、請求項１の発明は、上記出回線対応
部に、各出回線への所定のセル出力速度と、上記出回線
対応部のセルバッファ回路に残っているセル残量とから
計算すると共に、ストップ同期信号に応じて上記セルス
イッチ部からのセル出力を制御するためのセル出力スト
ップ制御信号を生成して上記セルスイッチ部に与える
『セル出力ストップ制御手段』を備える。

【０００９】更に、上記セルスイッチ部に、上記セル出
力ストップ制御信号を受けると上記セルスイッチ部のセ
ルバッファ回路に対してセル出力を制御する『セル出力
制御手段』と、各出回線対応部間で各セル出力ストップ
制御信号を同期させるために、上記ストップ同期信号を
発生する『ストップ同期信号生成手段』とを具備する構
成である。

【００１０】このような構成を採ることで、出回線対応
部のセルバッファ回路のバッファ容量を少なくしても、
出回線への所定のセル出力速度と、上記出回線対応部の
セルバッファ回路に残っているセル残量とを考慮して、
出回線対応部のセルバッファ回路をオーバフローさせな
いように、また残量が０にならないようにセル出力スト
ップ制御信号を生成して上記セルスイッチ部に与える。
そして、セルスイッチ部は、セル出力ストップ制御信号
によってセルスイッチ部のセルバッファ回路のセル出力
を制御することで、出回線対応部へのセル出力を所定速
度に自由に制御することができる。

【００１１】従って、種々の回線速度に容易に対応する
ことが簡単な構成ででき、しかもハードウエア規模を小
形化することができる。

【００１２】また、請求項１の発明では、上記ストップ
同期信号に応じて各出回線対応部間で各セル出力ストッ
プ制御信号を同期させることができ、例えばマルチキャ
ストセルを複数の出回線に送出する場合などには、当該
複数の出回線に対応する各出回線対応部から、当該マル
チキャストセルを同時に送出することが可能である。

【００１３】

【００１４】

【００１５】

【００１６】

【００１７】

【発明の実施の形態】次に本発明の好適な実施の形態を
図面を用いて説明する。そこで、本実施の形態において
は、ＡＴＭセルスイッチ部からの出力セルデータを回線
速度と整合させるために、ＡＴＭセル回線対応部を、
（１）入力セル流の入力タイミングを監視するセル同期
監視部と、（２）ストップ同期信号の入力タイミングを
監視するストップ同期信号監視部と、（３）物理回線の
速度別に装置内処理速度を調整し、後段の空きセル要求
信号の競合制御を行い、各回線間で同期した空きセル要
求信号を出力するストップ信号生成部と、（４）装置内
セル流の伝送速度と物理回線の伝送速度を整合するＦＩ
ＦＯでこのＦＩＦＯの残り容量が閾値を越えた場合は、
前段に対してＦＩＦＯ空きセル要求を出力する速度整合
ＦＩＦＯ部とを備えた構成とする。

【００１８】図１はＡＴＭ交換機の構成の一つの出力方
路系統に対する１個の回線対応部Ｌ１と、ＡＴＭセルス
イッチ部１Ａとを示す構成図である。この図１におい
て、回線対応部Ｌ１は、速度整合用ＦＩＦＯ部Ｆ１と、
ストップ信号生成部Ｓ１と、セル同期監視部Ｃ１と、ス
トップ同期信号監視部Ｃ２とから構成されている。この
回線対応部Ｌ１において、速度整合用ＦＩＦＯ部Ｆ１の
メモリ容量を非常に少なくして小形化できるような構成
にしたところに特徴がある。

【００１９】ＡＴＭセルスイッチ部１Ａは、ＡＴＭセル
スイッチ、出力バッファ回路、ストップ同期タイミング
信号生成部１Ａ１などを備え、出力セル同期クロックＳ
ＷＣＬＫと、出力セルと、出力セル同期信号ＳＷＳＹＮ
Ｃと、ストップ同期タイミング信号生成部１Ａ１で生成
するストップ同期信号ＳＴＯＰＳＹＮＣとを出力すると
共に、回線対応部Ｌ１からのストップ信号を受ける構成
にしている。このＡＴＭセルスイッチ部１Ａにおいて
は、ストップ同期信号ＳＴＯＰＳＹＮＣを回線対応部Ｌ
１に与えると共に、回線対応部Ｌ１からストップ信号を
受けとって出力セルの出力速度調整を行うことで回線対
応部Ｌ１のＦＩＦＯ容量の低減を図ることが特徴であ
る。

【００２０】上述のセル同期クロックＳＷＣＬＫは、例
えば、１９．４４ＭＨｚである。このセル同期クロック
ＳＷＣＬＫに同期したセルデータは、１セル５４バイト
である。また、上述の出力セル同期信号ＳＷＳＹＮＣ
は、セルの先頭を示す同期信号である。ストップ同期信
号ＳＴＯＰＳＹＮＣは、各回線のストップ制御を同期さ
せる、２７セル毎に回線対応部Ｌ１に与える。ストップ
信号は回線対応部Ｌ１からＡＴＭセルスイッチ部１Ａに
対して空きセル要求を指示する信号である。

【００２１】セル同期監視部Ｃ１は、セル同期クロック
ＳＷＣＬＫと出力セル同期信号ＳＷＳＹＮＣとが与えら
れると、ストップ同期信号監視部Ｃ２とストップ信号生
成部Ｓ１とに対して、内部同期信号ＬＳＹＮＣと、セル
同期エラー信号ＳＷＳＹＮＥＲＲとを出力する。

【００２２】ストップ同期信号監視部Ｃ２は、セル同期
監視部Ｃ１から内部同期信号ＬＳＹＮＣと、同期エラー
信号ＳＷＳＹＮＥＲＲとを受け、ＡＴＭセルスイッチ部
１Ａからセル同期クロックＳＷＣＬＫとストップ同期信
号ＳＴＯＰＳＹＮＣとを受けると、ストップ信号生成部
Ｓ１に対してストップ同期エラー信号ＳＴＯＰＳＹＮＥ
ＲＲを与える。

【００２３】ストップ信号生成部Ｓ１は、セル同期監視
部Ｃ１から内部同期信号ＬＳＹＮＣと、セル同期エラー
信号ＳＷＳＹＮＥＲＲとを受け、ストップ同期信号監視
部Ｃ２からストップ同期エラー信号ＳＴＯＰＳＹＮＥＲ
Ｒを受け、ＡＴＭセルスイッチ部１Ａからセル同期クロ
ックＳＷＣＬＫを受け、外部から外部モード設定信号を
受けると、ＡＴＭセルスイッチ部１Ａに対するストップ
信号を生成して出力する。

【００２４】速度整合用ＦＩＦＯ部Ｆ１は、回線側から
回線クロックＬＣＬＫを受け、ＡＴＭセルスイッチ部１
Ａから出力セルと出力セル同期信号ＳＷＳＹＮＣとを受
けると、物理回線上に対してセルを出力すると共に、ス
トップ信号生成部Ｓ１に対してＦＩＦＯ空きセル要求信
号ＦＩＦＯＳＴＯＰを与える。

【００２５】（ＡＴＭ交換機の全体構成）： 図３は
ＡＴＭ交換機の全体構成図である。この図３において、
出力バッファ型のＡＴＭセルスイッチ部１Ａに対して、
各方路に対応して回線対応部Ｌ１〜Ｌ３が接続されてい
る。回線対応部Ｌ１〜Ｌ３は、それぞれ上述の図１で示
したような構成である。

【００２６】このような構成で、各回線対応部は、スト
ップ信号をＡＴＭセルスイッチ部１Ａに与えて、セルの
出力を制御しながら、それぞれ異なる回線速度でセルを
出力するものである。ＡＴＭセルスイッチ部１Ａには、
１９．４４ＭＨｚの動作クロックが与えられる。

【００２７】（ストップ信号生成部Ｓ１の構成）：
図４はストップ信号生成部Ｓ１の詳細な機能構成図であ
る。この図４において、ストップ信号生成部Ｓ１は、Ｏ
Ｒゲート４１、４４と、レジスタ４２と、片反転ＡＮＤ
ゲート４３と、共通セルカウンタＳＣ１と、１５５Ｍｂ
ｉｔ／ｓモードデコーダＳＤ１と、１００Ｍｂｉｔ／ｓ
モードデコーダＳＤ２と、５２Ｍｂｉｔ／ｓモードデコ
ーダＳＤ３と、ストップ信号セレクタＳＭ１と、物理ス
トップ（ＰＨＹＳＴＯＰ）競合回路ＳＰ１とから構成さ
れている。尚、この物理ストップ競合回路ＳＰ１は、保
持型レジスタの機能を有するものである。

【００２８】ＯＲゲート４１は、ストップ同期エラー信
号ＳＴＯＰＳＹＮＥＲＲと、同期エラー信号ＳＷＳＹＮ
ＥＲＲとの論理和を求めて、この論理和信号をカウンタ
リセット信号ＣＯＮＲＳＴとして、共通セルカウンタＳ
Ｃ１のリセット端子ＲＳＴに与える。レジスタ４２は、
同期エラー信号ＳＷＳＹＮＥＲＲが入力されると、セル
同期クロックＳＷＣＬＫでラッチ出力して、このラッチ
出力信号Ｄ１を片反転ＡＮＤゲート４３に与える。

【００２９】片反転ＡＮＤゲート４３は、レジスタ４２
からのラッチ出力信号Ｄ１と、セル同期監視部Ｃ１で生
成された内部同期信号ＬＳＹＮＣとから片反転論理積演
算を行って、この演算結果信号ＳＣＥＮを共通セルカウ
ンタＳＣ１のイネーブル端子ＥＮ＜Ｎ＞と、ＰＨＹＳＴ
ＯＰ競合回路ＳＰ１のイネーブル端子ＥＮ＜Ｎ＞とに与
える。

【００３０】共通セルカウンタＳＣ１は、セル同期クロ
ックＳＷＣＬＫを受け、ＯＲゲート４１からカウンタリ
セット信号ＣＯＮＲＳＴを受け、片反転ＡＮＤゲート４
３から片反転論理積演算結果信号ＳＣＥＮを受けて、カ
ウント値（ＳＣ＜４：０＞）を出力端子Ｑから出力し
て、１５５Ｍｂｉｔ／ｓモードデコーダＳＤ１と、１０
０Ｍｂｉｔ／ｓモードデコーダＳＤ２と、５２Ｍｂｉｔ
／ｓモードデコーダＳＤ３とに与える。

【００３１】１５５Ｍｂｉｔ／ｓモードデコーダＳＤ１
は、共通セルカウンタＳＣ１からのカウント値（ＳＣ＜
４：０＞）をデコードしてカウンタデコード信号ＳＤ１
５５を生成してストップ信号セレクタＳＭ１の１５５Ｍ
ｂｉｔ／ｓ入力端子に与える。１００Ｍｂｉｔ／ｓモー
ドデコーダＳＤ２は、共通セルカウンタＳＣ１からのカ
ウント値（ＳＣ＜４：０＞）をデコードしてカウンタデ
コード信号ＳＤ１００を生成してストップ信号セレクタ
ＳＭ１の１００Ｍｂｉｔ／ｓ入力端子に与える。５２Ｍ
ｂｉｔ／ｓモードデコーダＳＤ３は、共通セルカウンタ
ＳＣ１からのカウント値（ＳＣ＜４：０＞）をデコード
してカウンタデコード信号ＳＤ５２をストップ信号セレ
クタＳＭ１の５２Ｍｂｉｔ／ｓ入力端子に与える。

【００３２】ストップ信号セレクタＳＭ１は、１５５Ｍ
ｂｉｔ／ｓモードデコーダＳＤ１からカウンタデコード
信号ＳＤ１５５を受け、１００Ｍｂｉｔ／ｓモードデコ
ーダＳＤ２からカウンタデコード信号ＳＤ１００を受
け、５２Ｍｂｉｔ／ｓモードデコーダＳＤ３からカウン
タデコード信号ＳＤ５２を受け、モード設定信号をＳ端
子に受け、ロウレベル信号（アースレベル信号）をスル
ー端子に受けて、セレクタ信号ＳＭＳＴＰをＯＲゲート
４４と、物理ストップ競合回路ＳＰ１とに与える。

【００３３】物理ストップ競合回路ＳＰ１は、ストップ
信号セレクタＳＭ１からセレクタ信号ＳＭＳＴＰを受
け、速度整合用ＦＩＦＯ部Ｆ１からＦＩＦＯ空きセル要
求信号ＦＩＦＯＳＴＯＰを受け、片反転ＡＮＤゲート４
３から片反転論理積演算結果信号ＳＣＥＮをイネーブル
端子ＥＮ＜Ｎ＞に受け、セル同期クロックＳＷＣＬＫを
クロック端子ＣＫに受けて、物理ストップ信号ＰＨＹＳ
ＴＰを生成してＯＲゲート回路４４に与える。

【００３４】ＯＲゲート４４は、ストップ信号セレクタ
ＳＭ１からセレクタ信号ＳＭＳＴＰを受け、物理ストッ
プ競合回路ＳＰ１から物理ストップ信号ＰＨＹＳＴＰを
受けて、論理和演算を行って、この論理和演算結果をス
トップ信号としてＡＴＭセルスイッチ部１Ａに与えるも
のである。

【００３５】（動作の概要）： ＡＴＭセルは１セル
が５３バイトであるが、装置内セル長を５４バイト（内
１バイトは装置内制御用）、装置内クロックを１９．４
ＭＨｚとしているためＡＴＭセルスイッチのＡＴＭセル
処理最大スループットは、 １９．４４ＭＨｚ×８ビット×５３／５４＝１５２．６
４Ｍｂｉｔ／ｓ のようになる。

【００３６】一方、各物理回線上のＡＴＭセルの使用帯
域はＳＯＮＥＴ１５５Ｍｂｉｔ／ｓ、５２Ｍｂｉｔ／
ｓ、ＴＡＸＩ １００Ｍｂｉｔ／ｓによってそれぞれ、 １５５Ｍｂｉｔ／ｓ：１５５．５２Ｍｂｉｔ／ｓ×２６
０／２７０＝１４９．７６Ｍｂｉｔ／ｓ ５２Ｍｂｉｔ／ｓ：５１．８４Ｍｂｉｔ／ｓ×８４／９
０＝４８．３８Ｍｂｉｔ／ｓ １００Ｍｂｉｔ／ｓ：１００．００×５３／５４＝９
８．１Ｍｂｉｔ／ｓ のようになる。

【００３７】また、ＡＴＭセルスイッチ部１Ａは、出力
バッファ型であり、このバッファからセル送出のオン／
オフをセル長単位のイネーブル信号によって制御できる
セル送信／停止機能（ストップ信号制御）を持つてい
る。

【００３８】本ＡＴＭ交換機においては、回線対応部よ
りこのイネーブル信号としてストップ信号をＡＴＭセル
スイッチ部１Ａに入力する。ＡＴＭセルスイッチ部１Ａ
は、回線対応部からセル長単位の停止要求が発生したと
きは、その要求のセル数分空きセルを出力する。

【００３９】このような構成で、ＡＴＭセルスイッチ部
１Ａの出力バッファでセル速度を調整することで、回線
対応部内の速度整合用ＦＩＦＯ部Ｆ１のＦＩＦＯ容量が
数セル分程度にしても、速度整合用ＦＩＦＯ部Ｆ１に入
力するセルの入力規制を行い、ＡＴＭ交換機内速度を各
物理回線の伝送速度に整合させることが可能となる。こ
のような機能によって各物理回線モードにより次のよう
な、定期的ストップ信号制御を行いセル廃棄の発生をお
さえ、ほぼ回線上の最大スループットでセルを送出でき
るのである。

【００４０】例えば、伝送速度１５５Ｍｂｉｔ／ｓモー
ドの場合、２７セルに１回空きセルが入力される。即
ち、ＦＩＦＯ入力：１４６．９９Ｍｂｐｓとし、回線Ｍ
ＡＸスループット：１４９．７６Ｍｂｉｔ／ｓとした場
合、ＡＴＭ交換機内では、１５５．５２Ｍｂｉｔ／ｓ×
５３／５４（有効ＢＹＴＥ量）×２６／２７（有効セル
量）＝１４６．９９Ｍｂｉｔ／ｓとなる。従って、ＦＩ
ＦＯ入力＜物理回線入力の関係であるので定期的なスト
ップ制御だけで転送可能となる。

【００４１】また、例えば、伝送速度１００Ｍｂｉｔ／
ｓモードの場合は、２７セルに１回＋３セル毎に１回、
空きセルが入力される。即ち、ＦＩＦＯ入力：９７．９
９Ｍｂｉｔ／ｓ、回線ＭＡＸスループット：９８．１５
Ｍｂｉｔ／ｓとした場合、ＡＴＭ交換機内では、１５
５．５２Ｍｂｉｔ／ｓ×５３／５４（有効ＢＹＴＥ量）
×（２６／２７×２／３）（有効セル量）＝９７．９９
Ｍｂｉｔ／ｓとなる。従って、ＦＩＦＯ入力＜物理回線
入力の関係であるので定期的なストップ制御だけで転送
可能となる。

【００４２】更に、例えば、伝送速度５２Ｍｂｉｔ／ｓ
モードの場合は、２７セルに１回＋３セル毎に２回、空
きセルが入力される。即ち、ＦＩＦＯ入力：４９．００
Ｍｂｉｔ／ｓ、回線ＭＡＸスループット：４８．３８Ｍ
ｂｉｔ／ｓとした場合、ＡＴＭ交換機内では、１５５．
５２Ｍｂｉｔ／ｓ×５３／５４（有効ＢＹＴＥ量）×
（２６／２７×１／３）（有効セル量）＝４９．００Ｍ
ｂｉｔ／ｓとなる。

【００４３】ここで、伝送速度５２Ｍｂｉｔ／ｓモード
時においてＦＩＦＯ入力＞物理回線入力（０．６２Ｍｂ
ｐｓ大きい）の関係であるため、まれにＦＩＦＯ容量の
残量が少なくなった時は、ＦＩＦＯ設定しきい値を越え
た時点でストップ信号生成部Ｓ１にＦＩＦＯ空きセル要
求を送出し、定期的にストップ信号＋ＦＩＦＯ空きセル
信号、とすることで一時的に空きセルの量を増やすこと
で対処する。尚、モード設定で定期的なストップ制御を
行わずにＦＩＦＯ空きセル信号だけで回線速度整合を行
うことも可能である。

【００４４】また、マルチキャストセル（同報通知セ
ル）は各回線に一斉に送出するされるセルデータである
が、本実施の形態で使用するＡＴＭセルスイッチ部１Ａ
は、全回線のストップ信号が無効になっている状態、即
ち、ＡＴＭセルスイッチ部１Ａの全方路に同時に有効セ
ルを送出できるタイミングでないとマルチキャストセル
を送出することができない。

【００４５】このため各回線対応部がばらばらにストッ
プ制御を行うと、全方路同時にストップ信号が無効にな
ることはまず無くなってしまい同報性の高いマルチキャ
ストセルを送出することは不可能になってしまう。

【００４６】しかし、上述のようなストップ制御により
ストップ信号はストップ同期信号で全回線間の同期がと
れており、数セルに１回は全方路同時に有効セルを送出
できるタイミングが得られるのでマルチキャストセルを
一斉に送出する事ができるようになる（後述の図５、図
６参照）。

【００４７】（具体的な動作）： 上述のような方式
によって動作するＡＴＭ交換機において、まず回線対応
部Ｌ１のセル同期監視部Ｃ１ではセル同期信号ＳＷＳＹ
ＮＣが５４バイト毎のパルス信号として正しく入力され
ているかどうかをセル同期監視部Ｃ１内部のバイトカウ
ンタで監視し、正常時は後段に対して５４バイト毎の内
部自走ＳＹＮＣ（内部同期信号ＬＳＹＮＣ）を出力す
る。セル同期信号ＳＷＳＹＮＣの入力周期が５４バイト
でない場合は後段に対してセル同期信号ＳＷＳＹＮＣの
エラー信号（セル同期信号エラーＳＷＳＹＮＥＲＲ）を
出力する。セル同期信号エラーＳＷＳＹＮＥＲＲは次の
セル同期信号ＳＷＳＹＮＣが入力されるまで出力されつ
づける。

【００４８】次に回線対応部Ｌ１のストップ同期信号監
視部Ｃ２では、セル同期信号エラーＳＷＳＹＮＥＲＲ信
号からセル同期信号ＳＷＳＹＮＣが正常なことを識別
し、セル同期信号ＳＷＳＹＮＣが正常時は、ストップ同
期信号ＳＴＯＰＳＹＮＣが２７セル毎のパルス信号とし
て正しく入力されているかを、ストップ同期信号監視部
Ｃ２内部のセルカウンタで監視する。尚、ストップ同期
信号ＳＴＯＰＳＹＮＣの入力タイミングはセル同期信号
ＳＷＳＹＮＣの入力と同タイミング若しくは次のセル同
期信号ＳＷＳＹＮＣの入力までに入力されれば良いもの
とする。

【００４９】ストップ同期信号ＳＴＯＰＳＹＮＣの入力
周期が２７セル毎でない場合、若しくは監視途中でセル
同期信号ＳＷＳＹＮＣエラーが発生した場合は、後段に
対してストップ同期信号信号ＳＴＯＰＳＹＮＣに対して
ストップ同期信号エラーＳＴＯＰＳＹＮＥＲＲを出力す
る。このストップ同期信号エラーＳＴＯＰＳＹＮＥＲＲ
はセル同期信号ＳＷＳＹＮＣの状態が正常で、且つ次の
ストップ同期信号ＳＴＯＰＳＹＮＣが入力されるまで出
力され続けられる。

【００５０】次にストップ信号生成部Ｓ１では、セル同
期信号エラー信号ＳＷＳＹＮＥＲＲと、ストップ同期信
号エラー信号ＳＴＯＰＳＹＮＥＲＲとから、セル同期信
号ＳＷＳＹＮＣとストップ同期信号ＳＴＯＰＳＹＮＣの
両信号とも正常である否かを確認し、正常時以外は内部
の共通セルカウンタＳＣ１をリセットし続ける。

【００５１】セル同期信号エラー信号ＳＷＳＹＮＥＲＲ
が解除され、その後にストップ同期信号エラー信号ＳＴ
ＯＰＳＹＮＥＲＲが解除されると、共通セルカウンタＳ
Ｃ１のリセットが解除され、次の内部同期信号ＬＳＹＮ
Ｃ入力からカウントを開始し、カウント値（ＳＣ＜４：
０＞）を後段の１５５Ｍｂｉｔ／ｓモードデコーダＳＤ
１と、１００Ｍｂｉｔ／ｓモードデコーダＳＤ２と、５
２Ｍｂｉｔ／ｓモードデコーダＳＤ３とに出力する。
尚、共通セルカウンタＳＣ１は２７カウンタ（０〜２６
をカウント）するものである。このカウント値は「２
６」の時、次の内部同期信号ＬＳＹＮＣ入力で「０」に
戻される。

【００５２】次に１５５Ｍｂｉｔ／ｓモードデコーダＳ
Ｄ１と、１００Ｍｂｉｔ／ｓモードデコーダＳＤ２と、
５２Ｍｂｉｔ／ｓモードデコーダＳＤ３ではそれぞれＳ
Ｃ＜４：０＞値を以下のようにデコードされる。

【００５３】 即ち、ＳＤ１：ＳＤ１５５信号→３のみ ＳＤ２：ＳＤ１００信号→（３Ｎ＋１）と３ ＳＤ３：ＳＤ５２信号 →（３Ｎ＋１）と（３Ｎ＋２）
と３ とする。

【００５４】次にストップ信号セレクタＳＭ１では、外
部モード設定（物理回線の種別）により入力信号を図１
０に示すように選択され、セレクト信号ＳＭＳＴＰが物
理ストップ競合回路ＳＰ１と、ＯＲゲート４４とに出力
される。

【００５５】次に速度整合用ＦＩＦＯ部Ｆ１から入力さ
れるＦＩＦＯ空きセル要求信号ＦＩＦＯＳＴＯＰは１セ
ル長（５４バイト）単位で変化し、物理ストップ競合回
路ＳＰ１ではホールド信号ＳＣＥＮが入力される度にそ
の値を参照し、次のホールド信号ＳＣＥＮ入力までその
値を保持するのだが、ブロック内に取込む際のセレクタ
ストップ信号ＳＭＳＴＰの有効／無効によって、ＦＩＦ
Ｏ空きセル要求信号ＦＩＦＯＳＴＯＰの保持段数が変化
される。

【００５６】（ＦＩＦＯ空きセル要求の競合及び保護）
（図９参照） 図９は速度整合ＦＩＦＯ空きセル要求信号（ＦＩＦＯス
トップ）競合処理の動作タイミングチャートである。
（ａ）は内部同期信号ＬＳＹＮＣ＜ｐ＞のタイミングを
示し、（ｂ）は共通セルカウンタのカウント値ＳＣ＜
４：０＞のタイミングを示し、（ｃ）はＳＤ１５５＜ｐ
＞のタイミングを示し、（ｄ）はＳＤ１００＜ｐ＞のタ
イミングを示し、（ｅ）はＳＤ５２＜ｐ＞のタイミング
を示し、（ｆ）はＦＩＦＯストップ信号＜ｐ＞のタイミ
ングを示し、（ｇ）は１５５Ｍｂｉｔ／ｓモードにおけ
るストップ信号＜ｐ＞のタイミングを示し、（ｈ）は１
００Ｍｂｉｔ／ｓモードにおけるストップ信号＜ｐ＞の
タイミングを示し、（ｉ）は５２Ｍｂｉｔ／ｓモードに
おけるストップ信号＜ｐ＞のタイミングを示すものであ
る。

【００５７】（競合なし＝保護なし）ＦＩＦＯ空きセル
要求信号ＦＩＦＯＳＴＯＰが有効で、ホールド信号ＳＣ
ＥＮによってブロック内に取り込む際にセレクトストッ
プ信号ＳＭＳＴＰが無効の場合、ＦＩＦＯ空きセル要求
信号ＦＩＦＯＳＴＯＰをブロック内に取り込み後、直ち
に物理ストップ信号ＰＨＹＳＴＰとしてＯＲゲート４４
に出力される。

【００５８】（競合あり＝保護あり）ＦＩＦＯ空きセル
要求信号ＦＩＦＯＳＴＯＰが有効で、ホールド信号ＳＣ
ＥＮによって、ブロック内に取り込む際にセレクトスト
ップ信号ＳＭＳＴＰが有効の場合、ＦＩＦＯ空きセル要
求信号ＦＩＦＯＳＴＯＰをブロック内に取り込み後、セ
レクトストップ信号ＳＭＳＴＰが無効になるまで、その
値を保持しつづける。無効になった時点で物理ストップ
信号ＰＨＹＳＴＰとしてＯＲゲート４４に出力される。

【００５９】次にＯＲゲート４４ではセレクトストップ
信号ＳＭＳＴＰと、物理ストップ信号ＰＨＹＳＴＰの論
理積をとり、ストップ信号としてＡＴＭセルスイッチ部
１Ａに出力される。

【００６０】尚、セル同期エラー信号ＳＷＳＹＮＥＲＲ
若しくはストップ同期エラー信号ＳＴＯＰＳＹＮＥＲＲ
が発生した時点で共通セルカウンタＳＣ１がリセットさ
れ、ストップ信号が無効状態にされる。復旧はセル同期
エラー信号ＳＷＳＹＮＥＲＲ及びストップ同期エラー信
号ＳＴＯＰＳＹＮＥＲＲが正常になった場合に再び全回
線ストップ信号が同期される。これより回線障害が発生
している場合のマルチキャストセルの送出条件が確保さ
れる。

【００６１】次に速度整合用ＦＩＦＯ部Ｆ１では、セル
同期信号ＳＷＳＹＮＣによってセル流の先頭から順次メ
モリにライトされていく。但し、空きセルは廃棄され
る。１セル分ライトし終わった時点で回線側クロックＬ
ＣＬＫで読みだしを行っていく。尚、ＦＩＦＯ容量は僅
かに６セル分としている。

【００６２】また、５２Ｍｂｉｔ／ｓモード時にまれに
ＦＩＦＯ容量の残量が少なくなった時は、ＦＩＦＯ設定
閾値値を越えた時点でストップ信号生成部Ｓ１にＦＩＦ
Ｏ空きセル要求信号ＦＩＦＯＳＴＯＰが送出される。

【００６３】図５に各物理回線の通常時ＳＴＯＰ制御、
図７にＳＴＯＰ同期信号エラー時のＳＴＯＰ制御、図８
にセルＳＹＮＣエラー時のＳＴＯＰ制御、図９に速度整
合ＦＩＦＯ空きセル要求信号の競合処理、図６にＳＴＯ
Ｐ制御の同期化によるマルチキャストセル送出動作を示
している。

【００６４】先ず図５は１５５Ｍｂｉｔ／ｓモード、１
００Ｍｂｉｔ／ｓモード、５２Ｍｂｉｔ／ｓモードにお
ける通常時のストップ制御の動作タイミングチャートで
ある。この図５（ａ）はセル同期信号ＳＷＳＹＮＣ＜ｐ
＞のタイミングを示す。尚、＜ｐ＞は正論理を表すもの
である。図５（ｂ）はセル流のタイミングを示し、図５
（ｃ）はストップ同期信号ＳＴＯＰＳＹＮＣ＜ｐ＞のタ
イミングを示し、図５（ｄ）は内部同期信号ＬＳＹＮＣ
＜ｐ＞のタイミングを示し、図５（ｅ）はセル同期エラ
ー信号ＳＷＳＹＮＥＲＲ＜ｐ＞のタイミングを示し、図
５（ｆ）はストップ同期エラー信号ＳＴＯＰＳＹＮＥＲ
Ｒ＜ｐ＞のタイミングを示し、図５（ｇ）は共通セルカ
ウンタＳＣ１のカウント値ＳＣ＜４：０＞のタイミング
を示し、図５（ｈ）は１５５Ｍｂｉｔ／ｓモードにおけ
るストップ信号＜ｐ＞のタイミングを示し、図５（ｉ）
は１００Ｍｂｉｔ／ｓモードにおけるストップ信号＜ｐ
＞のタイミングを示し、図５（ｊ）は５２Ｍｂｉｔ／ｓ
モードにおけるストップ信号＜ｐ＞のタイミングを示し
ている。

【００６５】この図５において、１５５Ｍｂｉｔ／ｓモ
ードの場合、１５５Ｍｂｉｔ／ｓ用ストップ制御によっ
てセル５の空きセルとしてＡＴＭセルスイッチから入力
される。この空きセル入力は２７セルに１回行われる。
１００Ｍｂｉｔ／ｓモードの場合、１００Ｍｂｉｔ／ｓ
用ストップ制御によって、セル３、５〜６、９、１２、
１５、１８、２１、２４、２７が空きセルとしてＡＴＭ
セルスイッチ部から入力される。この空きセル入力は、
２７セルに１回＋３セルに１回行われる。５２Ｍｂｉｔ
／ｓモードの場合、５２Ｍｂｉｔ／ｓ用ストップ制御に
よってセル３〜〜７、９〜１０、１２〜１３、１５〜１
６、１８〜１９、２１〜２２、２４〜２５、２７、１が
空きセルとしてＡＴＭセルスイッチ部から入力される。

【００６６】この空きセル入力は、２７セルに１回＋３
セルに２回行われる。図５（ｊ）の注は、ＡＴＭセルス
イッチ部につながる物理回線が１５５Ｍｂｉｔ／ｓ、１
００Ｍｂｉｔ／ｓ、５２Ｍｂｉｔ／ｓの３種類が接続さ
れている場合、通常時６セルに１回は３回線共に同時に
有効セルを出力できる条件ができ、ＡＴＭセルスイッチ
はマルチキャストセルを送出することが可能となること
を示すものである。これによって全回線ストップ制御に
よる同期化を行うことができる。

【００６７】図６はストップ制御の同期化によるマルチ
キャストセルの送出の動作タイミングチャートである。
この図６（Ｂ）は、同期化がとれていない場合の動作タ
イミングチャートである。（ａ）はセル同期信号（セル
ＳＹＮＣ）のタイミングを示し、（ｂ）は１００Ｍｂｉ
ｔ／ｓ回線１のストップ信号のタイミングを示し、図
（ｃ）は１００Ｍｂｉｔ／ｓ回線２のストップ信号のタ
イミングを示し、（ｄ）は１５５Ｍｂｉｔ／ｓ回線３の
ストップ信号のタイミングを示し、（ｅ）は５２Ｍｂｉ
ｔ／ｓ回線４のストップ信号のタイミングを示してい
る。

【００６８】この図６（Ｂ）において問題点は、ストッ
プ同期がとれていないので、全回線が同時に空きセル要
求を無効にするタイミングがコンスタントに確保できな
いのでマルチキャストセルが送出できない。

【００６９】ぞこで、図６（Ａ）はストップ同期がとれ
ている場合の動作タイミングチャートを示している。
（ａ）はセル同期信号のタイミングを示し、（ｂ）はス
トップ同期信号のタイミングを示し、（ｃ）は１００Ｍ
ｂｉｔ／ｓ回線２のストップ信号のタイミングを示し、
（ｄ）は１００Ｍｂｉｔ／ｓ回線２のストップ信号のタ
イミングを示し、（ｅ）は１５５Ｍｂｉｔ／ｓ回線３の
ストップ信号のタイミングを示し、（ｆ）は５２Ｍｂｉ
ｔ／ｓ回線４のストップ信号のタイミングを示してい
る。

【００７０】この図６（Ａ）に示すような動作によっ
て、ストップ同期をとることができるので、全回線が同
時に空きセル要求を無効にするタイミングがコンスタン
トに確保でき、マルチキャストセルが送出できるように
なるのである。

【００７１】図７は１５５Ｍｂｉｔ／ｓ、１００Ｍｂｉ
ｔ／ｓ、５２Ｍｂｉｔ／ｓモードの場合の、ストップ同
期信号エラー発生時のストップ制御の動作タイミングチ
ャートである。（ａ）はセル同期信号ＳＷＳＹＮＣ＜ｐ
＞のタイミングを示し、（ｂ）はストップ同期信号ＳＴ
ＯＰＳＹＮＣ＜ｐ＞のタイミングを示し、（ｃ）は内部
同期信号ＬＳＹＮＣ＜ｐ＞のタイミングを示し、（ｄ）
はセル同期エラー信号ＳＷＳＹＮＥＲＲ＜ｐ＞のタイミ
ングを示し、（ｅ）はストップ同期エラー信号ＳＴＯＰ
ＳＹＮＥＲＲのタイミングを示し、（ｆ）は共通セルカ
ウンタのカウント値ＳＣ＜４：０＞のタイミングを示
し、（ｇ）は１５５Ｍｂｉｔ／ｓモードにおけるストッ
プ信号＜ｐ＞のタイミングを示し、（ｈ）は１００Ｍｂ
ｉｔ／ｓモードにおけるストップ信号＜ｐ＞のタイミン
グを示し、（ｉ）は５２Ｍｂｉｔ／ｓモードにおけるス
トップ信号＜ｐ＞のタイミングを示すものである。

【００７２】この図７において、ストップ同期エラー発
生時は、空きセル要求を停止し、他の正常回線へのマル
チキャスト送出の妨げを防ぐ。復旧はセル同期信号、ス
トップ同期信号共に正常になった場合で、再び全回線の
ストップ制御の同期が合うように動作する。

【００７３】図８は１５５Ｍｂｉｔ／ｓ、１００Ｍｂｉ
ｔ／ｓ、５２Ｍｂｉｔ／ｓモードの場合の、セル同期エ
ラー発生時のストップ制御の動作タイミングチャートで
ある。（ａ）はセル同期信号ＳＷＳＹＮＣ＜ｐ＞のタイ
ミングを示し、（ｂ）はストップ同期信号ＳＴＯＰＳＹ
ＮＣ＜ｐ＞のタイミングを示し、（ｃ）は内部同期信号
ＬＳＹＮＣ＜ｐ＞のタイミングを示し、（ｄ）はセル同
期エラー信号ＳＷＳＹＮＥＲＲ＜ｐ＞のタイミングを示
し、（ｅ）はストップ同期エラー信号ＳＴＯＰＳＹＮＥ
ＲＲのタイミングを示し、（ｆ）は共通セルカウンタの
カウント値ＳＣ＜４：０＞のタイミングを示し、（ｇ）
は１５５Ｍｂｉｔ／ｓモードにおけるストップ信号＜ｐ
＞のタイミングを示し、（ｈ）は１００Ｍｂｉｔ／ｓモ
ードにおけるストップ信号＜ｐ＞のタイミングを示し、
（ｉ）は５２Ｍｂｉｔ／ｓモードにおけるストップ信号
＜ｐ＞のタイミングを示すものである。

【００７４】この図８において、セル同期エラー発生時
には、空きセル要求を停止し、他の正常回線のマルチキ
ャストセル送出の妨げ防止を図る。復旧はセル同期信
号、ストップ同期信号共に正常になった場合で、再び全
回線のストップ制御の同期が合うようになる。

【００７５】（本発明の第１の実施の形態の効果）：
以上の本発明の第１の実施の形態によれば、ストップ
制御を行うことで、ＡＴＭ交換機内の１５５Ｍｂｐｓ相
当のセル送出速度を吸収する大規模なＦＩＦＯ回路やト
ラフィック制御回路を設けることなく、回線対応部にお
いて５ビット程度のカウンタを数個とその周辺回路及び
数セル分の容量のＦＩＦＯ回路を確保するだけで、ＡＴ
Ｍ交換機内の共通ＡＴＭセルスイッチといくつかの物理
回線速度を容易に整合させることができるようにするこ
とができる。

【００７６】尚、まれにＦＩＦＯ残量が少なくなった場
合、ＦＩＦＯ部からの直接の空きセル要求が定期的にス
トップ信号と競合した場合は、定期的ストップが無効に
なるまでその要求を保持することで空きセル要求の競合
を回避できる。この機能により各物理回線モード別に、
極力セル廃棄の発生をおさえ、ほぼ回線上の最大スルー
プットでセルを送出できるようになる。

【００７７】また、ストップ同期信号で全回線間のスト
ップ制御の同期をとることで、数セルに１回は全方路同
時に有効セルを送出できるタイミングを得られるので、
本実施の形態で使用するＡＴＭセルスイッチの様なマル
チキャスト送出条件（ＡＴＭセルスイッチの全方路に同
時に有効セルを送出できるタイミング）でもマルチキャ
ストセルを一斉に送出することができるようになる。

【００７８】『第２の実施の形態』：図１１は本発明の
第２実施例のＡＴＭ端末システムの構成図である。この
図１１において、ＡＴＭ端末システムは、ＡＴＭ端末Ｔ
１と、ＡＴＭ端末インタフェース装置ＩＦとから構成さ
れている。更に、ＡＴＭ端末インタフェース装置ＩＦ
は、回線対応部Ｌ１Ａと、ＡＴＭ上位レイヤインタフェ
ース回路Ａ１とから構成されている。第１の実施の形態
で用いた回線対応部Ｌ１Ａに１５５Ｍｂｉｔ／ｓのスル
ープットを持ったＡＴＭ上位レイヤインタフェース回路
Ａ１が接続される。

【００７９】接続される信号はＡＴＭ上位レイヤインタ
フェース回路Ａ１からクロックＡＣＬＫ、セル流、セル
同期信号ＳＹＮＣ（ＡＳＹＮＣ）が回線対応Ｌ１に入力
される。回線対応部Ｌ１Ａより空きセル要求信号ＳＴＯ
ＰがＡＴＭ上位レイヤインタフェース回路Ａ１に入力さ
れる。

【００８０】回線対応部Ｌ１Ａの内部はセル同期信号監
視部Ｃ１と、ストップ同期信号監視部Ｃ２と、ストップ
信号生成部Ｓ１と、速度整合用ＦＩＦＯ部Ｆ１とから構
成されている。

【００８１】セル同期信号監視部Ｃ１にはＡＴＭ上位レ
イヤインタフェース回路Ａ１よりセル同期信号ＡＳＹＮ
Ｃが入力され、ストップ信号生成部Ｓ１に対して内部同
期信号ＬＳＹＮＣ、同期エラー信号ＡＳＹＮＥＲＲを出
力する。

【００８２】ストップ同期信号監視部Ｃ２はこの第２の
実施の形態の場合、未使用ブロックとし、ストップ信号
生成部Ｓ１への内部ストップ同期エラー信号ＳＴＯＰＳ
ＹＮＥＲＲは常に無効状態で出力する。

【００８３】ストップ信号生成部Ｓ１には上記内部同期
信号ＬＳＹＮＣ、セル同期エラー信号ＳＷＳＹＮＥＲ
Ｒ、ストップ同期エラー信号ＳＴＯＰＳＹＮＥＲＲ及び
外部モード設定信号、速度整合用ＦＩＦＯ部Ｆ１よりＦ
ＩＦＯ空きセル要求信号ＦＩＦＯＳＴＯＰが入力され、
ＡＴＭ上位レイヤインタフェース回路Ａ１に対してスト
ップ信号を出力する。ストップ信号生成部Ｓ１の内部構
成は上述の第１の実施の形態と同じ構成である。

【００８４】速度整合用ＦＩＦＯ部Ｆ１にはＡＴＭ上位
レイヤインタフェース回路Ａ１よりセル流、セル同期信
号ＡＳＹＮＣ及び回線対応部Ｌ１Ａ内から回線クロック
ＬＣＬＫが入力され、物理回線上にセル流を出力する。
また、ストップ信号生成部Ｓ１に対してＦＩＦＯストッ
プ信号を出力する。

【００８５】尚、各ブロックにはＡＴＭ上位レイヤイン
タフェース回路Ａ１より入力されたクロックＡＣＬＫが
分配される。

【００８６】（動作）： １５５Ｍｂｉｔ／ｓ相当の
スループットを持つＡＴＭ上位レイヤインタフェース回
路Ａ１と、第１の実施の形態と同様にストップ制御によ
る回線速度整合を行い、各物理回線に対して極力セル廃
棄の発生をおさえ、ほぼ回線上の最大スループットでセ
ルを送出する。

【００８７】また、ＡＴＭ端末Ｔ１ではマルチキャスト
セル等の同報通知処理機能はなく、各端末間でストップ
信号の同期を取る必要がない。このため第１の実施の形
態で行ったストップ同期信号によるストップ制御は行わ
ない。

【００８８】そこで、先ずセル同期信号監視部Ｃ１で
は、セル同期信号ＡＳＹＮＣが１セル毎のパルス信号と
して正しく入力されているかどうかセル同期信号監視部
Ｃ１内部のバイトカウンタで監視し、正常時は後段に対
して１セル毎の内部自走ＳＹＮＣ（内部同期信号ＬＳＹ
ＮＣ）を出力する。セル同期信号ＡＳＹＮＣの入力周期
が１セルでない場合は、後段に対してＡＳＹＮＣエラー
信号（セル同期エラー信号ＡＳＹＮＥＲＲ）を出力す
る。このセル同期エラー信号ＡＳＹＮＥＲＲ信号は次の
セル同期信号ＡＳＹＮＣが入力されるまで出力され続け
る。

【００８９】尚、ストップ同期信号監視部Ｃ２では本第
２の実施の形態の場合、未使用ブロックとし、後段に対
してＳＴＯＰＳＹＮＣエラー信号（ストップ同期エラー
信号ＳＴＯＰＳＹＮＥＲＲ）を無効の状態で出力する。

【００９０】次にストップ信号生成部Ｓ１では、セル同
期エラー信号ＡＳＹＮＥＲＲからセル同期信号ＡＳＹＮ
Ｃが正常であることを確認し、正常時以外は内部の共通
セルカウンタＳＣ１をリセットし続ける。

【００９１】セル同期エラー信号ＡＳＹＮＥＲＲが解除
されると共通セルカウンタＳＣ１のリセットが解除さ
れ、次の内部同期信号ＬＳＹＮＣ入力からカウントを開
始し、カウント値（ＳＣ＜４：０＞）を後段の１５５Ｍ
ｂｉｔ／ｓモードデコーダＳＤ１、１００Ｍｂｉｔ／ｓ
モードデコーダＳＤ２、５２Ｍｂｉｔ／ｓモードデコー
ダＳＤ３に出力する。尚、共通セルカウンタＳＣ１は２
７カウンタ（０〜２６をカウント）である。カウント値
は「２６」の時、次の内部同期信号ＬＳＹＮＣ入力で
「０」に戻る。

【００９２】次に１５５Ｍｂｉｔ／ｓモードデコーダＳ
Ｄ１、１００Ｍｂｉｔ／ｓモードデコーダＳＤ２、５２
Ｍｂｉｔ／ｓモードデコーダＳＤ３ではそれぞれＳＣ＜
４：０＞値を次のようにデコードする。

【００９３】 即ち、ＳＤ１：ＳＤ１５５信号→３のみ ＳＤ２：ＳＤ１００信号→（３Ｎ＋１）と３ ＳＤ３：ＳＤ ５２信号→（３Ｎ＋１）と（３Ｎ＋２）
と３ というようにデコードする。

【００９４】次にストップ信号セレクタＳＭ１では、外
部モード設定（物理回線の種別）により入力信号を上述
の図１０の通りに選択し、セレクトストップ信号ＳＭＳ
ＴＰを物理ストップ競合回路ＳＰ１と、ＯＲゲート４４
に出力する。

【００９５】また、速度整合用ＦＩＦＯ部Ｆ１から入力
されるＦＩＦＯストップ信号のセレクトストップ信号Ｓ
ＭＳＴＰとの競合制御は、図９の第１の実施の形態の動
作タイミングと同じである。

【００９６】次にＯＲゲート４４は、セレクトストップ
信号ＳＭＳＴＰと物理ストップ信号ＰＨＹＳＴＰとの論
理和をとり、ストップ信号としてＡＴＭ上位レイヤイン
タフェース回路Ａ１に出力する。

【００９７】尚、セル同期エラー信号ＡＳＹＮＥＲＲが
発生した時点で共通セルカウンタＳＣ１をリセットし、
ストップ信号を無効状態にする。復旧はセル同期エラー
信号ＳＷＳＹＮＥＲＲが正常になった場合である。

【００９８】次に速度整合用ＦＩＦＯ部Ｆ１ではセル同
期信号ＡＳＹＮＣによりセル流の先頭から順次メモリに
ライトしていく。但し、空きセルは廃棄される。１セル
分ライトし終わった時点で回線側クロックＬＣＬＫで読
みだしをしていく。尚、ＦＩＦＯ容量は６セル分とす
る。

【００９９】また、５２Ｍｂｉｔ／ｓモード時に、まれ
にＦＩＦＯ容量の残量が少なくなった時は、ＦＩＦＯ設
定しきい値を越えた時点でストップ信号生成部Ｓ１にＦ
ＩＦＯ空きセル要求信号ＦＩＦＯＳＴＯＰを送出する。

【０１００】図１２に各物理回線の通常時ストップ、図
１３にセルＳＹＮＣエラー時のストップ制御を示してい
る。先ず図１２において、図１２（ａ）はセル同期信号
ＡＳＹＮＣ＜ｐ＞のタイミングを示し、図１２（ｂ）は
セル流のタイミングを示し、図１２（ｃ）は内部同期信
号ＬＳＹＮＣを示し、図１２（ｄ）はセル同期エラー信
号ＡＳＹＮＥＲＲ＜ｐ＞のタイミングを示し、図１２
（ｅ）は共通セルカウンタＳＣ１のカウント値ＳＣ＜
４：０＞のタイミングを示し、図１２（ｆ）は１５５Ｍ
ｂｉｔ／ｓモードにおけるストップ信号＜ｐ＞のタイミ
ングを示し、図１２（ｇ）は１００Ｍｂｉｔ／ｓモード
におけるストップ信号＜ｐ＞のタイミングを示し、図１
２（ｈ）は５２Ｍｂｉｔ／ｓモードにおけるストップ信
号＜ｐ＞のタイミングを示している。

【０１０１】この図１２において、１５５Ｍｂｉｔ／ｓ
モードの場合、１５５Ｍｂｉｔ／ｓ用ストップ制御によ
ってセル５が空きセルとしてＡＴＭセルスイッチ部から
入力される。この空きセルは２７セルに１回入力され
る。１００Ｍｂｉｔ／ｓモードの場合、１００Ｍｂｉｔ
／ｓ用ストップ制御によってセル３、５、６、９、１２
１５、１８、２１、２４、２７が空きセルとして、ＡＴ
Ｍセルスイッチ部から入力される。この空きセル入力
は、２７セルに１回＋３セルに１回行われる。５２Ｍｂ
ｉｔ／ｓモードの場合、５２Ｍｂｉｔ／ｓ用ストップ制
御によってセル３〜７、９〜１０、１２〜１３、１５〜
１６、１８〜１９、２１〜２２、２４〜２５、２７、１
が空きセルとしてＡＴＭセルスイッチ部から入力され
る。この空きセル入力は、２７セルに１回＋３セルに２
回行われる。

【０１０２】次に図１３は１５５Ｍｂｉｔ／ｓ、１００
Ｍｂｉｔ／ｓ、５２Ｍｂｉｔ／ｓモードにおけるセル同
期エラー発生時のストップ制御の動作タイミングチャー
トである。図１３（ａ）はセル同期信号ＡＳＹＮＣ＜ｐ
＞のタイミングを示し、図１３（ｂ）は内部同期信号Ｌ
ＳＹＮＣ＜ｐ＞のタイミングを示し、図１３（ｃ）はセ
ル同期エラー信号ＡＳＹＮＥＲＲ＜ｐ＞のタイミングを
示し、図１３（ｄ）は共通セルカウンタＳＣ１のカウン
ト値ＳＣ＜４：０＞のタイミングを示し、図１３（ｅ）
は１５５Ｍｂｉｔ／ｓモードにおけるストップ信号、＜
ｐ＞のタイミングを示し、図１３（ｆ）は１００Ｍｂｉ
ｔ／ｓモードにおけるストップ信号＜ｐ＞のタイミング
を示し、図１３（ｇ）は５２Ｍｂｉｔ／ｓモードにおけ
るストップ信号＜ｐ＞のタイミングを示している。

【０１０３】この図１３において、セル同期エラー発生
時は空きセル要求を停止する。復旧はセル同期信号が正
常になった場合に行われる。

【０１０４】（本発明の第２の実施の形態の効果）：
以上のように第２の実施の形態によるストップ制御を
行うことで、ＡＴＭ端末インタフェース装置ＩＦ内のセ
ル処理速度を吸収する大規模なＦＩＦＯ回路や複雑なト
ラフィック制御回路を設けることなく、回線対応部Ｌ１
Ａにおいて５ビット程度のカウンタ数個とその周辺回路
及び数セル分の容量のＦＩＦＯ回路を確保するだけで、
上位ブロックのバッファ制御を利用し、いくつかの物理
回線速度を容易に整合させることができるようになる。

【０１０５】尚、まれにＦＩＦＯ残量が少なくなりＦＩ
ＦＯ部からの直接の空きセル要求信号と定期ＳＴＯＰ信
号が競合した場合は、定期ＳＴＯＰが無効になるまでそ
の要求を保持することで空きセル要求の競合を回避でき
る。

【０１０６】（他の実施の形態）： （１）尚、第１
の実施の形態では物理回線速度が１５５Ｍｂｉｔ／ｓ、
１００Ｍｂｉｔ／ｓ、５２Ｍｂｉｔ／ｓの場合のＳＴＯ
Ｐ制御を示したが、ＳＴＯＰ同期信号タイミング、ＳＴ
ＯＰ信号の回数を変更することでＳＴＯＰ制御の同期を
取りながら他の物理回線（２５Ｍｂｉｔ／ｓ、６Ｍｂｉ
ｔ／ｓ等）との整合も取ることができる。

【０１０７】（２）また、ＳＴＯＰ信号の同期化をマル
チキャストセルの送出条件に利用したが、他のタイプの
セル（ＯＡＭセル等）の送出制御にも使える。

【０１０８】（３）更に、ＡＴＭＳＷのタイプが出力バ
ッファ型の場合を想定したが他のタイプのＡＴＭセルス
イッチ部にも適用可能である。

【０１０９】（４）更にまた、第２の実施の形態におい
ても物理回線速度が１５５Ｍｂｉｔ／ｓ、１００Ｍｂｉ
ｔ／ｓ、５２Ｍｂｉｔ／ｓの場合のＳＴＯＰ制御を示し
たが、ＳＴＯＰ信号の回数を変更することで他の物理回
線（２５Ｍｂｉｔ／ｓ、６Ｍｂｉｔ／ｓ等）との整合も
取ることができる。

【０１１０】（５）また、上述の実施の形態をＳＤＨ
（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒ
ａｒｃｈｙ：同期デジタルハイアラキー）によるＳＴＭ
（Ｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｐｏｒｔ Ｍｏ
ｄｕｌｅ）−ｎ（ｎ＝０、１、４、１６など）による種
々の伝送速度の回線に自由に適用することができる。

【０１１１】

【発明の効果】以上述べた様に請求項１の発明によれ
ば、種々の回線速度に容易に対応することが簡単な構成
ででき、しかもハードウエア規模を小形化するＡＴＭ交
換機を実現することができる。

【０１１２】また、当該請求項１の発明によれば、マル
チキャストセルを各出回線に送出する場合の同報性を高
めることも可能である。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態のＡＴＭセルスイッ
チ部と回線対応部との機能構成図である。

【図２】従来例のＡＴＭセルスイッチ部と回線対応部と
の構成図である。

【図３】第１の実施の形態のＡＴＭ交換機の構成図であ
る。

【図４】第１の実施の形態の回線対応部に備えられるス
トップ信号生成部の機能構成図である。

【図５】第１の実施の形態の通常時の１５５Ｍｂｉｔ／
ｓ、１００Ｍｂｉｔ／ｓ、５２Ｍｂｉｔ／ｓモードにお
けるストップ制御の動作タイミングチャートである。

【図６】第１の実施の形態のストップ制御の同期化によ
るマルチキャストの送出の動作タイミングチャートであ
る。

【図７】第１の実施の形態の１５５Ｍｂｉｔ／ｓ、１０
０Ｍｂｉｔ／ｓ、５２Ｍｂｉｔ／ｓモードにおけるスト
ップ同期信号エラー発生時のストップ制御の動作タイミ
ングチャートである。

【図８】第１の実施の形態の１５５Ｍｂｉｔ／ｓ、１０
０Ｍｂｉｔ／ｓ、５２Ｍｂｉｔ／ｓモードにおけるセル
同期エラー発生時のストップ制御の動作タイミングチャ
ートである。

【図９】第１の実施の形態における速度整合空きセル要
求信号ＦＩＦＯストップ競合処理の動作タイミングチャ
ートである。

【図１０】第１の実施の形態のモード別ストップ信号出
力の説明図である。

【図１１】本発明の第２の実施の形態のＡＴＭ端末シス
テムの構成図である。

【図１２】第２の実施の形態の１５５Ｍｂｉｔ／ｓ、１
００Ｍｂｉｔ／ｓ、５２Ｍｂｉｔ／ｓモードにおける通
常時のストップ制御の動作タイミングチャートである。

【図１３】第２の実施の形態の１５５Ｍｂｉｔ／ｓ、１
００Ｍｂｉｔ／ｓ、５２Ｍｂｉｔ／ｓモードにおけるセ
ル同期エラー発生時のストップ制御の動作タイミングチ
ャートである。

【符号の説明】

１Ａ…ＡＴＭセルスイッチ（ＳＷ）、１Ａ１…ストップ
同期タイミング信号生成部、Ｃ１…セル同期信号監視
部、Ｃ２…ストップ同期信号監視部、Ｆ１…速度整合用
ＦＩＦＯ部、Ｓ１…ストップ信号生成部、ＳＴＯＰ…空
きセル要求信号、ＳＴＯＰＳＹＮＣ…ストップ同期信
号。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 セルバッファ回路を有するセルスイッチ
   部と、セルスイッチ部から出力される出力セルをセルバ
   ッファ回路に書き込み、読み出しながら対応する各出回
   線へ出力する複数の出回線対応部とを備えたＡＴＭ交換
   機において、 上記出回線対応部は、上記各出回線への所定のセル出力
   速度と、上記出回線対応部のセルバッファ回路に残って
   いるセル残量とから計算すると共に、ストップ同期信号
   に応じて上記セルスイッチ部からのセル出力を制御する
   ためのセル出力ストップ制御信号を生成して上記セルス
   イッチ部に与えるセル出力ストップ制御手段を備え、 上記セルスイッチ部は、 上記セル出力ストップ制御信号を受けると上記セルスイ
   ッチ部のセルバッファ回路に対してセル出力を制御する
   セル出力制御手段と、 各出回線対応部間で各セル出力ストップ制御信号を同期
   させるために、上記ストップ同期信号を発生するストッ
   プ同期信号生成手段とを具備する ことを特徴とするＡＴ
   Ｍ交換機。
2. 【請求項２】 上記セル出力ストップ制御手段は、上記
   セルスイッチ部からのセルとセル同期信号とを取り込
   み、ＦＩＦＯストップ信号を生成すると共に、書き込ま
   れているセルを回線へ読み出す速度を調整しながら所定
   のセル出力速度で出回線へ出力する速度整合用ＦＩＦＯ
   回路と、セル同期信号を監視し、エラーの有無を判断し
   てセル同期信号エラー有無信号を出力するセル同期信号
   監視回路と、上記ストップ同期信号を監視し、エラーの
   有無を判断してストップ同期信号エラー有無信号を出力
   するストップ同期信号監視回路と、上記ＦＩＦＯストッ
   プ信号とセル同期信号エラー有無信号とストップ同期信
   号エラー有無信号とから判断して上記セル出力ストップ
   制御信号を生成するセル出力ストップ制御信号生成回路
   とから構成されることを特徴とする請求項１記載のＡＴ
   Ｍ交換機。
3. 【請求項３】 上記セルスイッチ部は複数の方路に応じ
   て複数の上記セルバッファ回路を備えると共に、 上記複数の方路に応じた複数の上記セルバッファ回路に
   対応して複数の上記出回線対応部が接続される構成で、 しかも上記複数の出回線対応部のセル出力速度がそれぞ
   れ異なるように割り当てられているものであって、 上記複数の出回線対応部の複数のセル出力ストップ制御
   手段は、割り当てられたセル出力速度に応じてそれぞれ
   独立してセル出力ストップ制御信号を生成して上記セル
   スイッチ部に与えると共に、 上記セルスイッチ部の複数のセル出力制御手段は、複数
   のセル出力ストップ制御手段からそれぞれ独立してセル
   出力ストップ制御信号を受けると、上記複数の出回線対
   応部と対応した方路の上記複数のセルバッファ回路に対
   してセル出力を制御する構成であることを特徴とする請
   求項１又は２記載のＡＴＭ交換機。