KR20010102399A - 데이터 통신 - Google Patents

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KR20010102399A
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티모디 요트. 모울스레이
에드워드 에스 에일레이
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요트.게.아. 롤페즈
코닌클리케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명에 따른, 하나의 버스 시스템(1)상의 데이터 소스(10)로부터, 그 사이클 레이트가 제 1 버스 시스템의 사이클 레이트와 동일하지만 동기되어 있지는 않은 다른 버스 시스템(3)상의 데이터 싱크(30)로 데이터를 통신하는 방법은 제 1 및 제 2 버스 사이클 주기들 사이의 주파수에 대한 허용차를 결정하는 단계와, 전송을 위해 데이터를 패킷들로 조합하는 단계와, 상기 허용차에 따라 가변 크기의 데이터 페이로드를 상기 패킷들에 할당하는 단계와, 상기 패킷들내에 상기 페이로드의 크기를 지시하는 헤더를 포함시키는 단계를 포함한다. 상기 수신 버스(3)는 이들 패킷들을 수신하고, 데이터 페이로드의 크기에 대한 패킷 헤더 지시부를 사용하여 패킷들로부터 데이터 페이로드를 추출한다.

Description

데이터 통신{Data communications}
등시성 데이터 스트림들(isochronous data streams)은 일반적으로 이들이 실시간으로 정보를 제공하는 응용들에 의해 사용될 데이터를 포함하기 때문에 실질적으로 안정되게(steadily) 흘러야 한다는 요구조건을 갖는다. 버스들은 어떤 종류의 사용 환경들 및 패턴들에서 통신 용량의 접속 및 활용의 유연성을 제공하는 장점을 갖는다. 이 유연성은 등시성 스트림들의 요구조건들과는 충돌하는 경향을 갖는다.
이 문제점에 대한 공지된 해결 방법은 이런 버스상에서의 시간이 사이클이나 프레임 구조의 형태로 리듬을 가지도록 배열하는 것이다. 이때, 각 프레임 또는 사이크이나 적절한 크기의 정보 블록을 버스에 제공하도록 배열함으로써, 정상 흐름(steady flow)에 대한 만족스러운 근사가 달성될 수 있다. 이상적으로, 이 블록의 크기는 정확히 일정하여야만 하지만, 스트림 데이터 레이트들(rates)의 예측 불가성(unpredictability)과 비트들, 바이트들 또는 휠씬 더 큰 데이터 단위들에의하여 블록들을 필요한 크기로 해야할 필요성이 일반적으로 이를 불가능하게 한다. 따라서, 실제로는 사이클로부터 사이클까지의 데이터 블록의 크기에 다소 미세한 가변성이 있을 수 있지만, 그에 의해 도입된 지터(jitter)는 일반적으로 단순한 수단에 의해 원활해질 수 있다.
버스 자체를 관리할 목적으로, 데이터 블록들에 헤더들(headers)을 부가하고, 데이터 검증이 필요한 경우에는 트레일러들(trailers)을 부가하는 것이 일반적이다. 이 형태에서, 데이터의 묶음(bundle)을 일반적으로 패킷이라 한다. 장치들 사이를 접속하기 위해, 비트 시리얼 모드(bit serial mode)로 동작하는 버스들은 접속 케이블들이 별도의 도체들을 거의 갖지 않는다는 장점을 갖는다. 등시성 전송이 중요한 응용 분야들에 양호한 유선 버스들(wired buses)은 이런 유형으로 고속동작한다. 또한, 등가 무선망들(equivalent wireless networks)도 비트 시리얼 전송을 사용한다.
하나의 그러한 시리얼 버스 위에서 걸친 등시성 스트림의 통신은 간단하다. 소스 스트림에 대해 요구되는 대역폭은 매 버스 사이클에 대하여 패킷 페이로드 크기(packet payload size)로 변환되며, 그래서, 페이로드 크기와 사이클 레이트의 곱은 패킷 오버헤드(packet overhead)를 허용하고, 불연속 데이터 단위 크기들(discrete data unit sizes)을 다루기 위한 어떤 라운딩(rounding)을 허용하는 스트림 레이트가 된다. 이때, 각 사이클에서 대응하는 공간이 버스 상에서 이용가능하도록 보장하는 배열이 형성된다. 상기 패킷들은 송신 디바이스(sending device) 또는 소스에 의해 몇 사이클이고 계속해서 버스상에 제공되고, 원래 스트림이 재구성되는 타겟 디바이스(target device) 또는 싱크에 의해 회복된다.
원리적으로, 몇 개의 이런 버스들을 함께 링크시킴으로써 보다 복잡한 망들(networks)이 형성된다. 각 버스들상의 인터페이스 디바이스들을 접속하는 상기 링크는 관여하는 인터페이스 노드들(participating interface nodes) 양자 모두를 포함하는 엔클로져(enclosure)내에 존재할 수 있으며, 또는, 이들은 당연히 상당한 거리들에 걸쳐 있을 수 있는 다른 통신망 배열들의 일부들이 될 수 있다. 이상적으로, 그리고, 극단적인 경우에, 이들은 버스들 자체의 내부 동작을 제어하는 독립체들(entities)들에 대하여 비가시화될 수 있다.
이런 버스들의 망들이 등시성 스트림들의 운반(carriage)을 지지하여 안한다면, 끝과 끝을 접속한 모든 요소들은 반드시 동일한 총 보증 대역폭(total guaranteed bandwidth)을 제공하여야만 하며, 또한, 패킷과 사이클 또는 프레임 구조를 관리할 수 있어야 한다. 이에 대한 공지된 해결 방법은 상기 패킷들이 고유한 규칙성을 갖고 상기 네트워크를 자연스럽게 통과하도록 관련된 모든 버스들의 "리듬들(rhythms)"이 동기되는 것을 필요로 한다. 그러나, 이런 동기화는 간단히 이루어지는 것이 아니다.
본 발명은 제 1 시리얼 버스(serial bus)에 연결된 소스로부터 제 2 시리얼 버스에 연결된 싱크(sink)로 등시성 데이터(isochronous data)를 통신하는 방법에 관한 것이다. 또한, 본 발명은 상기 방법에 따른 통신 시스템 운용에 관한 것이며, 데이터 버스 배열(data bus arrangement)에 관한 것이다.
도 1은 본 발명에 따른 상호 접속 버스 시스템의 네트워크를 도시하는 블록도.
도 2는 도 1의 시스템내의 데이터 전송용 종래의 데이터 패킷 구조를 도시하는 도면.
도 3은 도 1의 시스템에 사용하기 위한 변형된 버스 패킷 포맷을 도시하는 도면.
도 4는 하나의 버스로부터 데이터를 수식하고, 그것이 접속되어 있는 버스상으로 이를 전송하기 위한 버퍼 메모리 배열을 도시하는 도면.
도 5는 그것이 접속되어 있는 버스로부터 데이터를 수신하고 또 다른 버스로 이를 전송하기 위한 버퍼 메모리 배열을 도시하는 도면.
본 발명의 목적은 하나의 시리얼 데이터 버스상의 소스와, 제 1 데이터 버스와 유사한 사이클 주기를 갖지만 두 버스들이 동기될 필요는 없는 다른 시리얼 데이터 버스상의 싱크 사이의 등시성 데이터 통신을 가능하게 하는 것이다.
본 발명은 제 1 시리얼 버스에 연결된 소스로부터 제 2 시리얼 버스에 연결된 싱크로 등시성 데이터를 통신하는 방법으로서, 상기 제 1 및 제 2 버스들은 유사하지만 동기되지 않은 사이클 주기들로 주기적으로 동작하며, 상기 방법은 제 1 및 제 2 버스 사이클 주기들 사이의 주파수에 대한 허용차들(tolerances)을 결정하는 단계와, 전송용 데이터를 패킷들로 조합하는 단계와, 상기 패킷들에 허용차들에 의존하는 가변 크기 데이터 페이로드(variable size data payload)를 할당하는 단계와, 상기 패킷들내에 상기 페이로드의 크기를 표시하는 헤더를 포함시키는 단계와, 데이터 싱크에서 상기 패킷들을 수신하는 단계와, 상기 데이터 페이로드의 크기의 패킷 헤더 표시(packet header indication)를 사용하여 상기 패킷들로부터 데이터 페이로드를 추출하는 단계를 포함하는 방법을 제공한다.
본 발명은 동기화가 달성되지 않은 경우에도, 다양한 버스들의 사이클 레이트들의 최대 허용차들을 고려하고, 패킷 데이터 페이로드가 가장 느린 버스를 수용할 수 있도록 최대 데이터 전달율을 형성함으로써 상기 버스들 사이에서 모든 데이터가 통과되는 것을 보증할 수 있다는 사실에 기반한다. 이는 보다 빠른 버스들을 위한 데이터 페이로드는 완전히 활용되지는 않지만, 사이클 레이트의 불균형은 작아진다. 예로서, 둘 이상의 IEEE 1394 버스들이 상호접속되었을 때, 그때 데이터 전달 용량의 손실은 작아진다. IEEE 1394는 단지 일 예일 뿐이며, 본 발명은 유선 및 무선 양자 모두의 다른 버스 시스템들에도 동등하게 적용될 수 있다는 것을 인지하여야 한다.
상기 방법은 상기 제 1 버스로부터 전송된 데이터 패킷들을 상기 제 2 버스에서 수신하는 단계와, 수신된 패킷들을 수신된 패킷들 레지스터(received packetsregister)에 입력하는 단계와, 선입 선출(FIFO) 메모리에 충분한 공간이 존재할 때, 각 수신된 패킷을 FIFO 메모리내로 전달하는 단계와, 제 2 버스의 사이클 레이트로 상기 FIFO 메모리로부터의 출력 데이터 패킷들을 판독하는 단계를 더 포함할 수 있고, 여기서, 상기 출력 패킷들은 상기 FIFO 메모리의 평균 콘텐츠(contents)를 실질적으로 일정하게 유지하도록 선택된 데이터 페이로드를 포함한다.
이 방식에서, 데이터 패킷들은 제 2 버스에 연결된 싱크인 타겟 디바이스로 전송된다. 상기 조립된 데이터 패킷들은 제 2 버스의 사이클 레이트에 의존한 레이트로 제 2 버스상으로 전송된다. 상기 데이터 페이로드의 크기는 FIFO의 콘텐츠들이 가능한 일정하게 유지되도록 조절되며, 결과적으로, 타겟 디바이스 또는 싱크내에서, 상기 데이터를 수신하는 평균 레이트는 제 1 버스상의 송신 디바이스 또는 소스에 의해 보내진 데이터의 평균 레이트와 같게된다.
상기 방법은 그 데이터 페이로드가 상기 출력 데이터 패킷의 데이터 페이로드의 처음부분을 형성하는 수신된 패킷내에 포함된 데이터의 끝을 나타내는 코드를 상기 데이터 페이로드내에 포함시키는 추가적인 단계를 포함할 수 있다.
상기 방법은 상기 제 2 데이터 버스로부터의 출력 데이터 패킷들을 수신하는 단계와, 그들을 제 1 버스로부터 수신된 바와 같은 데이터 패킷들로 재조합하는 단계와, 제 1 및 제 2 버스들과 유사하지만, 다른 버스들 중 어느 것과도 동기되어 있지 않은 사이클 주기로 주기적으로 동작하는 제 3 버스에 상기 재조합된 패킷들을 전송하는 단계를 포함할 수 있다.
다른 버스로부터 수신된 바와 같은 데이터 페이로드의 끝을 지시하는 코드를포함시킴으로써, 추가적인 버스로의 전송시, 데이터 패킷들이 제 1 버스로부터 수신된 것들과 동일하게 재조합될 수 있다. 결과적으로, 송신 디바이스를 포함하는 버스는 둘 이상의 버스들이 상호접속되어 있는 경우에 버스로부터 버스로 전송되는 데이터 패킷을 형성할 수 있다. 따라서, 데이터 버스들 사이의 데이터의 전달은 항상 제 1 버스상에 배치된 것들과 동일한 데이터 패킷들에 의해 가능하다.
상기 방법은 그 데이터 페이로드가 상기 출력 데이터 패킷의 데이터 페이로드의 처음부분을 차지하는 수신된 데이터 패킷에 후속하는 수신된 데이터 패킷내의 수신된 데이터의 데이터 페이로드의 길이를 지시하는 코드를 상기 출력 데이터 패킷의 데이터 페이로드내로 삽입하는 단계를 포함할 수 있다.
이 조치는 패킷이 손실되는 경우 연속성 유지를 지원한다. 따라서, 이 방법에 의해 데이터 손상을 막을 수는 없지만, 하나의 패킷 손실이 발생하는 경우에도 원래 패킷 경계가 보전된다. 즉, 손실된 데이터 패킷은 손실된 상태로 남고, 데이터는 추가적인 조치가 취해지지 않는 한 데이터는 회복될 수 없다.
또한, 본 발명은 제 1 및 제 2 버스들과, 상기 제 1 데이터 버스에 접속된 하나 이상의 데이터 소스들과, 상기 데이터 소스로부터의 등시성 데이터를 수신하기 위한, 상기 제 2 데이터 버스에 접속된 하나 이상의 데이터 싱크들을 포함하고, 상기 각 데이터 버스들이 유사하지만 동기되지 않은 사이클 주기들을 가지는 형식의 등시성 데이터 통신을 위한 통신망으로서, 상기 제 1 버스에 접속된 제 1 인터페이스 배열을 더 포함하고, 상기 제 1 인터페이스 배열은 패킷 조합 배열과, 출력부를 포함하고, 상기 패킷 조합 배열은 상기 페이로드부의 길이를 한정하는 데이터를 포함하는 헤더부와, 데이터 페이로드부를 포함하는 데이터 패킷들을 제 1 버스의 사이클 레이트로 조합하고, 상기 출력부를 통해 상기 데이터 패킷들이 상기 제 2 버스에 접속된 제 2 인터페이스 배열로 전송될 수 있고, 상기 제 2 인터페이스 배열은 버퍼 메모리 배열을 포함하고, 상기 버퍼 메모리 배열은 상기 제 1 인터페이스 배열에 의해 보내진 데이터 패킷들을 수신하고, 상기 데이터 패킷으로부터 데이터 페이로드를 분리하고, 상기 데이터 패킷의 페이로드내의 데이터의 양을 변화시킴으로써 상기 버퍼 메모리내의 데이터의 양이 실질적으로 일정하게 유지되는 방식으로 상기 제 2 버스의 사이클 레이트로 상기 데이터 패킷들을 재조합하고, 상기 재조합된 데이터 패킷들을 제 2 버스에 인가하도록 동작하는 통신망을 제공한다.
상기 제 2 인터페이스 배열은 상기 재조합된 패킷의 데이터 페이로드의 제 1 부분을 차지하는 수신된 데이터 패킷의 데이터 페이로드의 끝을 한정하는 데이터를 상기 재조합된 데이터 패킷의 데이터 페이로드내의 재조합된 데이터 패킷내로 삽입하는 수단을 포함할 수 있다.
이는 하나의 버스로부터 중간 버스를 경유하여 제 3의 버스로 데이터 패킷들이 전달되는 것을 가능하게 하며, 상기 제 3 버스에서는 제 1 버스로부터 보내진 형태와 동일한 형태가 나타나게 된다.
상기 제 2 인터페이스 배열은 다음 수신된 패킷의 데이터 페이로드의 길이를 나타내는 데이터를 추가로 삽입할 수 있다.
이는 하나의 패킷이 손실된 경우에도 원래 패킷 경계를 재구성할 수 있게 해준다. 그러나, 손실된 패킷이 재구성될 수 있는 것은 아니다.
상기 통신망은 상기 제 2 버스로부터 데이터 패킷들을 수신하여 제 3 버스로 전달하도록 배열되어 있는 제 3 인터페이스 배열을 포함하고, 상기 제 3 인터페이스 배열은 상기 제 2 버스로부터 데이터 패킷들을 수신하기 위한 패킷 수신 레지스터와, 수신된 패킷들이 그 내부에 가용 공간이 있을 때 전달되어 들어가게 되는 FIFO와, 수신된 패킷들의 끝을 지시하는 데이터를 사용하여 전달을 위해 상기 제 3 버스 데이터 패킷들을 상기 제 1 버스로부터 전송된 데이터 패킷들과 동일하게 재조합하는 패킷 재조합기를 포함할 수 있다.
이는 제 2 버스상의 인터페이스 배열들이 제 1 및 제 3 버스들 사이의 데이터 패킷들의 투명한 전달을 제공하는 것을 의미한다.
등시성 데이터 스트림들은 일반적으로 이들이 오디오나 비디오 프로그램들 같은 실시간으로 정보를 표현하는 응용분야에 사용되는 데이터를 수반하기 때문에 반드시 실질적으로 끊임없이 흘러야 한다는 요구조건을 가지고 있다. 버스는 어떤 종류의 사용 환경들 및 패턴들에서 장점을 갖는다. 특히, 이는 통신 용량의 접속 및 활용의 유연성을 제공한다. 이 유연성은 등시성 스트림의 요구조건과는 대립하는 경향을 갖는다.
이 문제점은 이런 버스상의 시간이 사이클 또는 프레임 구조 형태로 리듬을 갖도록 배열함으로써 극복될 수 있다는 것이 공지되어 있다. 안정 흐름(steady flow)은 적절한 크기의 정보 블록이 각 프레임 또는 사이클내의 버스에 제공되도록 배열함으로써, 근사화될 수 있다. 이상적으로, 상기 블록의 크기는 각 사이클에서 동일하여야 하지만, 소스 스트림 데이터 비율의 예측불가성과, 비트들, 바이트들 또는, 심지어 더 큰 데이터 단위들에 관하여 블록들을 크기설정하는 것에 대한 요구조건 때문에 일반적으로 이것이 불가능하다. 실제로는 사이클간의 데이터 블록의 크기에 다소 미세한 가변성이 있을 수 있지만, 이로 의해 도입된 지터는 단순한 수단에 의해 원활해질 수 있다.
버스의 관리를 위해서, 각 데이터 페킷은 데이터 블록들에 헤더들과, 데이터 검증이 필요한 경우에는 트레일러들을 포함한다. 비트 시리얼 모드에서 설비의 다양한 부분들을 접속하도록 동작하는 버스들을 사용하는 것은 접속 케이블들이 비교적 도전체들을 거의 필요로하지 않는다는 장점을 제공한다. 또한, 단지 단일 체널만을 필요로하기 때문에, 등가 무선망(equivalent wireless networks)도 비트 시리얼 전송을 사용하는 경향이 있다.
이런 시리얼 버스중 하나에 걸친 등시성 데이터 스트림의 운반은 수월하다. 소스 스트림을 위해 필요한 대역폭은 매 버스 사이클에 대하여 패킷 페이로드 크기로 변환되며, 그래서, 페이로드 크기 및 사이클 레이트의 프로덕트는 패킷 오버헤드를 허용하고, 불연속 데이터 단위 크기들을 다루기 위한 어떤 라운딩을 허용한 스트림 레이트가 된다. 이때, 대응하는 공간이 각 사이클내의 버스에 가용하게되는 것을 보증하기 위해 배열들이 형성된다. 패킷들은 송신 디바이스 또는 소스에 의해 연속되는 사이클로 버스에 제공되며, 원래의 데이터 스트림이 재구성되게 되는 싱크 또는 타겟 디바이스에 의해 검색된다.
원리적으로, 몇 개의 이런 버스들을 함께 링크시킴으로써 보다 복잡한 망들이 형성된다. 이런 버스들의 네트워크들이 등시성 스트림들의 캐리지를 지지하는 경우에 단 대 단(end-to-end) 접속의 모든 소자들은 반드시 동일한 보증 대역폭을 제공하여야만 하며, 또한, 패킷과 사이클 또는 프레임 구조를 관리할 수 있어야 한다. 상술한 바와 같이, 이는 패킷이 고유의 규칙성으로 상기 네트워크를 통과하도록 상기 버스들이 동기화되는 것을 보증함으로써 달성될 수 있다. 그러나, 본 발명은 이 필요성에 대한 다른 해결 방법을 제공한다. 이는 동기화가 달성되지 않았다 하더라도, 실제 버스 시스템의 사이클 또는 프레임 레이트의 불균형은 작고, 버스간 패킷 레이트의 변화는 데이터를 재패키징함으로써 보상될 수 있으며, 그래서, 패킷 페이로드 사이즈와 패킷 레이트가 장기간에서 일정하다는 인식을 기초로 한다.
도 1은 링크들(4, 5)에 의해 상호접속된 복수개의 버스들(1, 2, 3)을 개략적으로 도시하는 블록도이다. 본 실시예에서는 세 개의 상호접속된 버스 시스템들이 있지만, 이는 필수적인 것은 아니며, 본 발명을 사용함으로써 보다 많은 또는 보다 적은 수의 버스들을 상호접속하는 것이 가능하다. 링크들(4, 5)는 유선 또는 무선(wired and wireless) 형태일 수 있으며, 실제 전송 매체는 본 발명의 구현에 중요하지 않다.
각 버스는 그에 접속된 다수의 데이터 소스들 및 데이터 싱크들과, 상기 버스들 사이의 데이터 전송을 제어하는 인터페이스 유니트를 가진다. 도 1에 도시된 바와 같이, 버스 1은 인터페이스 유니트 I1을 가지며, 상기 인터페이스 유니트 I1은 링크 4를 경유하여 버스 2의 인터페이스 유니트 I2와 통신한다. 또한, 상기 버스 2도 또 다른 인터페이스 유니트 I3를 가지고 있으며, 이는 버스 2로부터 버스 3에 접속되어 있는 인터페이스 유니트 I4로, 링크 5를 경유하여 데이터 패킷들을 전송하도록 배열되어 있다. 본 발명의 본 실시예에 대한 설명에서, 데이터는 버스 1의 소스(10)로부터 버스 3의 싱크(30)로 전송되는 것으로 가정한다. 버스들(1, 2, 3)은 동일한 최소 사이클 레이트를 가지고 있지만, 서로 동기되어 있지는 않다. 결과적으로, 그들사이에는 사이클 레이트에 작은 차이들이 존재할 수 있다. 이들 차이들의 크기는 버스 명세(bus specification)에 의존할 것이고, 최대 허용가능한 차이들은 버스 명세들에 근거한 계산들에 의해 설정될 수 있다. 또한, 하나의 버스상의 사이클의 시작은 일반적으로 다른 버스상의 사이클의 시작과 일치되지 않는다.
도 2는 데이터 버스에 걸친 데이터 전송을 위한 일반적인 패킷 구조를 도시한다. 도시된 바와 같이, 데이터 패킷은 제 1 헤더부(20)와, 패킷 길이를 지시하는 제 2 부분(21)과, 패킷 헤더의 연속부인 제 3 부분(22)을 가지고 있다. 제 4 부분(23)은 데이터 페이로드이며, 제 5 부분(24)은 정렬 패딩(justification padding)을 포함하고 있고, 제 6 부분(25)은 에러 검출 및/또는 보정 데이터를 포함하고 있다. 실제로, 제 2 부분(21)은 상기 부분들(20, 21, 22)을 포함하는 전체 헤더부의 일부일 수 있다. 이는 패킷내의 데이터 페이로드의 길이를 나타내는 부분의 존재를 지시하도록 분리되어 나와 있다. 상술한 바와 같이, 데이터 요소들의 크기가 각 패킷 페이로드내에 동일한 수로 수용되는 것을 방해할 수 있기 때문에, 상기 페이로드는 사이클간에 다소 변화될 수 있다.
버스상의 등시성 패킷들이 동일한 크기의 데이터 페이로드를 가질 필요는 없다는 것은 이해할 수 있다. 이 파라미터에 유연성이 허용되어 있다면, 네트워크에 걸친 리듬의 작은 차이들은 등시성 데이터 패킷 페이로드들내의 작은 사이클간 변화에 의해 보상될 수 있다. 등시성 전송을 보증하기 위해서, 가장 느린 버스상의 최고 가능 속도 소스 스트림을 수용하기에 충분한 용량을 남겨둘 필요가 있다. 환경의 상보적 설정(complementary set of circumstance)에서, 소량의 버스 용량이 낭비되는 것은 명백하다. 이론적으로, 소요 용량의 결정은 충분한 시간 주기에 걸친 상호접속된 버스들 각각의 사이클 레이트의 관측에 의해 달성될 수 있다. 그러나, 여기서는, 용량 결정은 버스 시스템이 준용하는 특정 표준에 의해 지정된 사이클 레이트상의 허용 허용차를 사용하여 최상으로 수행되는 것으로 간주한다.
본 발명을 실행하기 위해서, 소스(10)에 의해 버스(1)상으로 배치된 원래의 또는 주 데이터 패킷은 패킷 조각들로 분할되며, 다른 패킷들 사이에 분포된다. 이 특정 실행에서, 원래 패킷들이 재조합될 수 있도록 패킷 수신기는 원래 패킷 경계의 위치들을 식별한다. 패킷 헤더내의 단순한 부가적 필드가 이를 달성하는 것을 가능하게 한다. 도 3은 수정된 패킷 포맷을 예시한다. 도 3은 버스 관리 헤더(BMH)와, 버스 관리 트레일러(BMT)와, 패킷의 데이터 패키로드내의, 두 개의 주 데이터 패킷들(Pn, Pn+1)의 데이터 페이로드들 사이의 경계에 대한 포인터인 필드(DB1)와, 데이터 패킷의 제 2 부분을 차지하는 주 데이터 패킷의 데이터 페이로드의 길이를 나타내는 수치값을 포함하는 제 2 부가적 헤더 필드(DB2)를 포함하는 데이터 패킷 구조를 도시하고 있다. 이는 선택적인 필드이며, 패킷이 손실되는 경우에 연속성 유지 성능을 개선하기 위한 것이다. 이 방식으로, 하나의 패킷이 손실되는 경우에도 원래의 패킷 경계들을 보존하는 것이 가능하다. 주 데이터 패킷으로부터 떨어져 있는 각 패킷의 데이터 페이로드는 하나 이상의 주 데이터 패킷의 데이터 페이로드로부터의 데이터를 포함할 수 있다. 손실된 데이터의 복구는 데이터의 발신자의 책무일 수 있다. 즉, 원래 전송된 데이터내의 적절한 이중화 또는 싱크에 의한 소스로의 신호전송(signalling) 중 어느 한쪽에 의해 이루어질 수 있다.
도 4는 버스 1로부터 링크 4를 경유하여 인터페이스 유니트 I2에 의해 수신된 바와 같은 주 데이터 패킷의 재패키징에 필요한 버퍼들을 도시하고 있다. 주 데이터 패킷이 링크(4)에 걸쳐 수신되자마자, 이는 수신 버퍼(40)에 배치된다. 그후, FIFO(41)에 자리가 생기자 마자 이는 FIFO(41)로 전송되어 전용의 공간을 차지하게되며, 포인터가 갱신된다. 다시, 가능한 신속하게, 값 DB1 및 DB2와 함께 버스 2상에 정의된바와 같은 완전한 패킷 페이로드를 생성하기에 충분한 데이터가 FIFO의 출력으로부터 취해진다. 이 패킷 페이로드는 송신 버퍼(42)내에 배치되고, 그후, 버스 사이클 중 적절한 시간에 상기 버스 2상으로 판독된다. 상기 DB1 및 DB2의 값들은 FIFO(41)를 따라 데이터가 이동할 때 갱신된 포인터값으로부터 산출된다. 도 4에는, 수신 버퍼(40)로부터 FIFO(41)내로 도입된 수신된 패킷들 사이의 경계가 참조 부호 B1 및 B2로 도시되어 있다. 따라서, 제 1 포인터는 수신된 패킷 페이로드의 시작을 표시하는 위치(B1)를 지정하고, 제 2 포인터는 수신된 패킷 페이로드의 끝을 표시하는 위치(B2)를 지정한다. 특정 환경하에서, FIFO(41)는 버스 2가 이를 필요로할 때, 즉, 버스 사이클의 적절한 시간에, 완전한 최소 데이터량 보다 작게 보유하고 있을 수 있으며, 이때는 짧은 패킷이 보내지게 된다. 이는 때때로 상기 제 2 버스(또는 소정의 후속하는 버스)의 사이클 시간이 제 1 버스의 사이클 시간보다 짧을 때에도 발생한다.
버퍼들의 크기는 그들이 전용 메모리(dedicated memory)로서 제공되어 있는지 여부, 또는, 그들이 범용 RAM(general purpose RAM)에 맵핑될 수 있는지 여부에 의존한다. 첫 번째 경우에는 그들은 가능한 가장 큰 데이터 단위들을 수용하기에 충분히 클 필요가 있다. 이들 값들은 산출될 수 있고, 부여될 수 있으며, 실제로 과하지 않은 크기이다. 두 번째 경우에, 이들은 세션 단위로 할당될 수 있다. 이들은 반드시 현재 세션에 대한 데이터 단위들을 수용할 수 있도록 충분히 커야하며, 이들 값들 또한 산출가능하다. FIFO(41)는 두 개의 완전한 데이터 단위들과, 버스 사이클 레이트상의 허용차에 의해 결정된 바와 같은 최대 및 최소 가능 크기들 사이의 편차를 유지할 수 있을 만큼 충분히 커야만 한다. 필요한 포인터들의 수는 일반적으로 둘이지만, 특정 환경의 FIFO(41)에 대해서는 이론적으로 세 개의 주 데이터 단위 경계들을 포함하는 것이 가능하다.
도 1로부터 알 수 있는 바와 같이, 버스 2는 두 개의 인터페이스 유니트들(I2, I3)을 가진다. 도 5는 링크(5)를 경유하여 버스 3으로의 전송을 위해 주 데이터 단위를 재구성하는데 필요한 버퍼들을 도시하고 있다. 수신 버퍼(51)는 버스 2 데이터 단위를 DB1 및 DB2 값들과 함께 수신한다. 이들 데이터 단위들은 버스 2의 사이클 레이트로 수신되게 된다. 이 데이터 단위는 FIFO(52)로 전달되고, 상기 FIFO(52)의 출력은 소스(10)에 의해 버스 1상으로 부여된 바와 같은 원래 주 데이터 단위의 리딩 에지와 일치한다. 상기 값 DB1은 주 데이터 단위의 끝을 지시하는 포인터를 갱신하는데 사용된다. 가능한 빨리, 주 데이터 단위가 링크(5)를 통해 버스 3으로의 전송을 위해 송신 버퍼(53)로 전달된다. FIFO내의 나머지 데이터 단위 프래그먼트는 출력 끝으로 쉬프트되고, 수신 버퍼(51)로부터의 다음 데이터 단위가 그와 결부되며, 상기 DB1, DB2 값들을 사용하여 포인터들이 갱신된다.
링크(5)를 통해 전송된 데이터 패킷은 소스(10)에 의해 버스 1상으로 부여된 주 데이터 패킷과 동일하다. 상기 버스 3은 인터페이스 유니트(I4)를 가지며, 이는버스 2의 인터페이스 유니트(I2)와 동일한 형태이며, 결론적으로, 싱크(30)가 도 3에 도시된 형태의 데이터 패킷들을 수신하게된다. 따라서, 이는 버스 3의 사이클 레이트의 데이터를 수신하게되며, 데이터 패킷들은 데이터가 소스(10)에의해 전송될때와 동일한 레이트로 수신되는 것을 보증하는 데이터 페이로드를 포함하게 된다. 상기 버스 3은 버스 시스템(2)내의 인터페이스 유니트(I3)와 도일한 형태의 부가적인 인터페이스 유니트를 포함함으로써 부가적인 버스 시스템에 접속될 수 있다는 것은 명백하다. 각 버스간 전송에서, 주 데이터 단위는 전진 방향 전송을 위해 재조합되게 된다.
다양한 버스들 상의 링크층 패킷들은 그들이 연계된 한정사항들을 확인하도록 패딩될 수 있지만, 데이터 포맷의 특성은 링크층내에서 유지되고, 상술한 바와 같이 복구된 데이터 단위들에 영향을 미치지 않는다. 에러 복구는 단일 단절 페이로드가 손실된 것을 인식할 수 있는 가능성과, 시간적 시퀀스를 유지되도록 허용할 수 있는 가능성에 의해 한정된다. 손실된 데이터 심볼값을 복구하는 것은 불가능하다. 이는 시스템의 보다 높은 레벨의 층들의 책무이다.
본 명세서를 통해, 본 기술분야의 숙련자들은 다른 변형된 형태들을 명백히 알수 있을 것이다. 이런 변용들은 데이터 통신 시스템 및 그 구성 요소들들의 형태 및 사용에서 이미 공지된 다른 특성들을 수반할 수 있으며, 이는 본 명세서에 이미 기술한 특징들에 부가하거나 그 대신 사용함으로써 이루어질 수 있다.

Claims (13)

  1. 제 1 시리얼 버스에 연결된 소스로부터 제 2 시리얼 버스에 연결된 싱크에 등시성 데이터(isochronous data)를 통신하는 방법으로서, 상기 제 1 및 제 2 버스들은 유사하지만 동기되지 않은 사이클 주기들로 주기적으로 동작하는, 상기 통신 방법에 있어서,
    상기 제 1 및 제 2 버스 사이클 주기들 사이의 주파수에 대한 허용차들 (tolerances)을 결정하는 단계와,
    전송용 데이터를 패킷들로 조합하는 단계와,
    상기 허용차들에 의존하는 가변 크기 데이터 페이로드(variable size data payload)를 상기 패킷들에 할당하는 단계와,
    상기 페이로드의 크기를 표시하는 헤더를 상기 패킷들내에 포함시키는 단계와,
    데이터 싱크에서 상기 패킷들을 수신하는 단계와,
    상기 데이터 페이로드의 크기를 표시하는 패킷 헤더를 사용하여 상기 패킷들로부터 데이터 페이로드를 추출하는 단계를 포함하는, 상기 통신 방법.
  2. 제 1 항에 있어서, 상기 제 1 버스로부터 전송된 데이터 패킷들을 상기 제 2 버스에서 수신하는 단계와,
    수신된 패킷들을 수신된 패킷들 레지스터(received packets register)에 입력하는 단계와,
    선입 선출(FIFO) 메모리에 충분한 공간이 존재할 때, 각 수신된 패킷을 상기 FIFO 메모리내에 전달하는 단계와,
    상기 제 2 버스의 사이클 레이트로 상기 FIFO 메모리로부터의 출력 데이터 패킷들을 판독하는 단계를 포함하고,
    상기 출력 패킷들은 상기 FIFO 메모리의 평균 콘텐츠를 실질적으로 일정하게 유지하도록 선택된 데이터 페이로드를 포함하는, 상기 통신 방법.
  3. 제 2 항에 있어서, 데이터 페이로드가 상기 출력 데이터 패킷의 데이터 페이로드의 처음부분을 형성하는 상기 수신된 패킷내에 포함된 데이터의 끝을 표시하는 코드를 상기 데이터 페이로드 내에 포함시키는 단계를 더 포함하는, 상기 통신 방법.
  4. 제 3 항에 있어서, 상기 제 2 데이터 버스로부터의 출력 데이터 패킷들을 수신하는 단계와,
    그들을 제 1 버스로부터 수신된 것과 같은 데이터 패킷들로 재조합하는 단계와,
    상기 제 1 및 제 2 버스들과 유사한 사이클 주기들로 주기적으로 동작하지만, 다른 버스들 중 어느것과도 동기되지 않는 제 3 버스에, 상기 재조합된 패킷들을 전송하는 단계를 포함하는, 상기 통신 방법.
  5. 제 3 항 또는 제 4 항에 있어서, 데이터 페이로드가 상기 출력 데이터 패킷의 데이터 페이로드의 처음부분을 차지하는 상기 수신된 데이터 패킷에 후속하는 수신된 데이터 패킷내의 수신된 데이터의 데이터 페이로드의 길이를 표시하는 코드를 상기 출력 데이터 패킷의 데이터 페이로드내로 삽입하는 단계를 포함하는, 상기 통신 방법.
  6. 제 1 및 제 2 버스들과, 상기 제 1 데이터 버스에 접속된 하나 또는 그 이상의 데이터 소스들과, 상기 데이터 소스로부터 등시성 데이터를 수신하기 위한 상기 제 2 데이터 버스에 접속된 하나 이상의 데이터 싱크들을 포함하고, 각 데이터 버스는 유사하지만 동기되지 않은 사이클 주기들을 가지는, 등시성 데이터 통신을 위한 통신망에 있어서,
    상기 통신망은 상기 제 1 버스에 접속된 제 1 인터페이스 배열을 더 포함하고,
    상기 제 1 인터페이스 배열은 패킷 조합 배열과 출력부를 포함하고,
    상기 패킷 조합 배열은 헤더부와 데이터 페이로드부를 포함하는 데이터 패킷들을 제 1 버스의 사이클 레이트로 조합하고, 상기 헤더부는 상기 페이로드부의 길이를 정의하는 데이터를 포함하고,
    상기 출력부를 통해 상기 데이터 패킷들이 상기 제 2 버스에 접속된 제 2 인터페이스 배열에 전송될 수 있고,
    상기 제 2 인터페이스 배열은 버퍼 메모리 배열을 포함하고,
    상기 버퍼 메모리 배열은 상기 제 1 인터페이스 배열에 의해 보내진 데이터 패킷들을 수신하고, 상기 데이터 패킷으로부터 상기 데이터 페이로드를 분리하고, 상기 데이터 패킷의 페이로드내의 데이터의 양을 변화시킴으로써 상기 버퍼 메모리내의 데이터의 양이 실질적으로 일정하게 유지되는 방식으로 상기 제 2 버스의 사이클 레이트로 데이터 패킷들을 재조합하며, 상기 재조합된 데이터 패킷들을 상기 제 2 버스에 인가하는, 상기 통신망.
  7. 제 6 항에 있어서, 상기 제 2 인터페이스 배열은, 상기 재조합된 패킷의 데이터 페이로드의 처음 부분을 차지하는 수신된 데이터 패킷의 데이터 페이로드의 종점(end)을 한정하는 데이터를, 상기 재조합된 데이터 패킷의 데이터 페이로드내의 재조합된 데이터 패킷내로 삽입하는 수단을 포함하는, 상기 통신망.
  8. 제 7 항에 있어서, 상기 제 2 인터페이스 배열은 그 다음 수신된 패킷의 데이터 페이로드의 길이를 나타내는 데이터를 더 삽입하는, 상기 통신망.
  9. 제 7 항 또는 제 8 항에 있어서, 상기 제 2 버스로부터 데이터 패킷들을 수신하여 제 3 버스에 전달하도록 배열된 제 3 인터페이스 배열을 포함하고,
    상기 제 3 인터페이스 배열은 상기 제 2 버스로부터 데이터 패킷들을 수신하기 위한 패킷 수신 레지스터와, 수신된 패킷들에 대한 가용 공간이 있을 때 수신된패킷들이 그 안으로 전달되는 FIFO와, 수신된 패킷들의 끝을 표시하는 데이터를 이용하여, 상기 제 1 버스로부터 전송된 데이터 패킷들과 동일한 데이터 패킷들을 상기 제 3 버스에 전달하기 위해 재조합하는 패킷 재조합기를 포함하는, 상기 통신망.
  10. 유사하지만 동기되지 않은 사이클 주기를 갖는 다른 데이터 버스로부터 데이터 패킷들을 수신하기 위한 입력 인터패이스 배열을 포함하는 데이터 버스 배열에 있어서,
    상기 입력 인터페이스 배열은 상기 다른 버스로부터 데이터 패킷들을 수신하는 버퍼 메모리 배열을 포함하고,
    상기 데이터 패킷들은 상기 데이터 패킷내의 데이터 페이로드의 표시를 포함하는 헤더부를 가지며,
    상기 인터페이스 배열은 상기 데이터 패킷으로부터 상기 데이터 페이로드를 분리하고, 상기 데이터 패킷의 페이로드내의 데이터의 양을 변화시킴으로써 상기 버퍼 메모리내의 데이터의 양이 실질적으로 일정하게 유지되는 방식으로 상기 버스의 사이클 레이트로 상기 데이터 패킷들을 재조합하고, 상기 재조합된 데이터 패킷들을 제 2 버스에 인가하도록 동작하는, 데이터 버스 배열.
  11. 제 10 항에 있어서, 상기 재조합된 데이터 패킷은, 상기 재조합된 패킷의 데이터 페이로드내에, 상기 재조합된 패킷의 데이터 페이로드의 처음 부분을 형성하고 수신된 데이터 패킷의 데이터 페이로드의 경계를 표시하는 데이터를 포함하는, 데이터 버스 배열.
  12. 제 11 항에 있어서, 상기 재조합된 데이터는, 상기 처음 수신된 데이터 패킷의 데이터 페이로드의 끝으로부터 시작하는 수신된 데이터 패킷의 데이터 페이로드의 크기를 표시하는 데이터를 포함하는, 데이터 버스 배열.
  13. 제 11 항 또는 제 12 항에 있어서, 상기 버스로부터 데이터 패킷들을 수신하고, 그들을 유사하지만 동기되지 않은 사이클 주기를 갖는 또 다른 데이터 버스에 전송하기 위한 출력 인터페이스 배열을 포함하고,
    상기 출력 인터페이스 배열은 수신된 데이터 패킷으로부터의 데이터 페이로드가 저장되는 수신 버퍼 메모리와, 공간이 가용할 때 데이터 페이로드가 그 안으로 전달되는 출력 FIFO와, 상기 다른 버스로부터 수신된 데이터 패킷내의 페이로드의 경계를 표시하는 데이터 페이로드내의 데이터를 사용하여 상기 다른 버스로부터 수신된 데이터 패킷의 페이로드와 같은 데이터 페이로드들 갖는 데이터 패킷을 생성하는 패킷 재조합기와, 상기 재조합된 데이터 패킷을 상기 또 다른 데이터 버스에 전송하기 위한 전송 수단을 포함하는, 데이터 버스 배열.
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