KR19980042154A - 1394 직렬 데이터 버스를 통해 에이티엠 셀을 전송하는 방법 및 장치 - Google Patents

1394 직렬 데이터 버스를 통해 에이티엠 셀을 전송하는 방법 및 장치 Download PDF

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마코토 사토
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Abstract

ATM 데이터는 IEEE 1394 포맷에 의해 규격화된 고속 직렬 데이터 버스를 통해 전송된다. IEEE 1394 포맷에 의해 규격화된 직렬 버스를 이용하여 데이터를 전송하는 전송 데이터 장치에서, ATM 셀 전송 장치는 ATM 시스템에 의해 규정된 네트워크에 사용되는 ATM 셀이 IEEE 1394 포맷에 의해 규정된 등시성 패킷의 데이터 필드에 저장되도록 소정의 헤더를 부가하는 부가 회로로 구성되어 있다.

Description

1394 직렬 데이터 버스를 통해 에이티엠 셀을 전송하는 방법 및 장치
본 발명은 ATM 셀 전송 방법 및 장치에 관한 것이다. 보다 상세하게는 본 발명은 IEEE 1394 에 의해 규격화된 고속 직렬 데이터 버스를 통해 ATM (Asynchronous Transfer Mode) 데이터를 전송할 수 있는 데이터 통신 기법에 관한 것이다.
최근, 통신 시스템은 그 시스템을 이루는 개인용 컴퓨터, 디지털 비디오 카메라, 디지털 튜너, 및 하드 디스크 유닛 등 각종 전자 제품들이 이들 전자 제품들간의 디지털 화상/ 영상 신호, 디지털 오디오/ 음성 신호등의 통신이 가능하도록 IEEE 1394 (이하, 1394 직렬 데이터 버스라 함)에 의해 규격화된 고속 직렬 데이터 버스에 의해 서로 전기적으로 접속되어 있도록 고안되어 왔다. 상술한 데이터 통신 시스템에서는 각각의 전자 제품들이 IEEE 1394 에 정의된 케이블(이하, 1394 케이블이라 함)을 통해 서로 접속되어 있기 때문에, 디지털 영상 신호와 디지털 오디오 신호가 이들 전자 제품간에 통신될 수 있다. 또한, 모든 전자 제품은 전체감지(sense)에 의해 제어될 수 있다.
한편, ATM (Asynchronous Transfer Mode)은 네트워크, 즉 개인용 컴퓨터 LAN(Local Area Network) 및 B-ISDN(Broadband Integrated Service Digital Network)에 사용된다. 이 ATM은 ITU-T(International Telecommunication Union-Telecommunication)에 의해 규정된 그러한 포맷과 대응함을 유의하길 바란다. ATM 시스템에 사용되는 패킷(즉, 셀이라고 불림)은, 도 1A에 설명된 바와같이, 53바이트의 고정된 길이를 가지며, 5 비트의 ATM 셀 헤더와, 이 ATM 셀 헤더에 후속하는 48 바이트의 페이로드로 이루어진다. 다음, 5 바이트의 셀 헤더는 도 1B에 도시된 바와 같은 그러한 구조를 갖는다. 프레임 위상과 셀 위치, 및/또는 ATM 네트워크의 셀들의 위치 간은 동기가 필요치 않기 때문에 , 이 ATM 시스템은 다양한 비트 속도를 가지는 데이터가 혼합되어 통신되는 네트워크를 구성하기에 적합하다. 그러한 환경에서는, 상술한 통신 시스템과 ATM 시스템의 장점을 살린 네트워크를 구성할 필요가 있다.
본 발명은 위에서 설명한 필요성을 고려하여 이루어진 것으로, 따라서 1394-직렬 데이터 버스를 통해 ATM 셀을 전송할 수 있는 데이터 전송 방법/장치를 제공하는 것을 목적으로 한다.
도 1A 및 도 1B는 ATM 시스템에 사용되는 ATM 셀 구조의 개략도.
도 2A 내지 도 2D는 본 발명에 따른 1394-직렬 데이터 버스를 통해 ATM 셀을 전송하는 처리를 도면하는 도면.
도 3 은 본 발명에 따른 1394-직렬 데이터 버스를 통해 전송되는 등시성(isochronous) 패킷의 구조의 일례를 도시하는 도면.
도 4 는 도 3에 도시된 1394-등시성 패킷 헤더부터 셀 헤더까지의 내용을 도시하는 도면.
도 5 는 본 발명에 따른 1394-직렬 데이터 버스를 통해 전송되는 등시성 패킷의 구조의 다른 예를 도시하는 도면.
도 6 은 본 발명의 실시예에 따른 1394-직렬 데이터 버스를 통해 ATM셀을 전송하는 처리가 가능한 ATM 셀 전송 장치 배열을 표시하는 개략 블록도.
*도면의 주요 부분에 대한 부호의 설명*
3 : 마이크로프로세서4 : ATM 신호 처리 시스템
5 : PLL
상술한 목적을 달성하기 위해, 본 발명에 한 양상에 따르면, ATM 셀 전송 방법은, IEEE 1394 포맷에 의해 규격화된 직렬 버스를 이용하여 데이터를 전송하기 위한 데이터 전송방법에 있어서, ATM 셀을 IEEE 1394 포맷에 의해 규정된 등시성 패킷의 구조를 사용하여 전송하는 방식의 ATM 시스템에 의해 규정된 네트워크에서 사용되는 ATM 셀에 소정 헤더를 부가하는 것을 특징으로 한다.
또한, 본 발명에 또다른 양상에 따르면, ATM 셀 전송 장치는, IEEE 1394 포맷에 의해 규격화된 직렬 버스를 이용하여 데이터를 전송하는 데이터 전송 장치로서, ATM 셀 전송 장치는: ATM 시스템에 의해 규정된 네트워크에 사용되는 ATM 셀이 IEEE 1394 포맷에 의해 규정된 패킷의 데이터 필드에 기억되도록 소정 헤더를 부가하는 것을 회로로 이루어지는 것을 특징으로 한다.
본 발명에 따르면, ATM셀은 IEEE 1394 에 의해 규정된 동시성 패킷에 기입되고, 그리고 다음에 1394-직렬 데이터 버스로 전송된다.
본 발명의 기술에 대한 완전한 이해는 첨부된 도면을 참조함으로써 알 수 있으며 동일 참조 번호가 동일 부분에 주어진다.
이하에서 도면을 참조하여, 본 발명의 각종 양호한 실시예에 따라 ATM 셀 전송방법/장치를 상세히 기술한다.
먼저, 도 2는 1394 직렬 데이터 버스(즉, IEEE 1394 에 의해 규정된 직렬 데이터 버스)를 통해 전송되는 ATM 셀을 처리하는 처리 동작을 설명하기 위해 사용된 도면이다. 이 처리 동작은 도 6을 참고로 더욱 상세히 설명된다.
도 2A에 도시된 바와 같이, 소스 패킷 헤더는 입력된 ATM 소스 패킷(즉, 도 1A 의 ATM 셀)의 선두부에 부가되며 그에 의해 도 2B에 표시된 바와 같은 ATM 소스 패킷을 발생한다. 이어서, 도 2C에 표시된 바와 같이, ATM 소스 패킷이 Iso 패킷 전송/수신 FIF013(후에서 설명함)에 도달되는 타이밍에 응답하여, CIP(Common Isochronous Packet) 헤더는 1394 케이블에 대한 전송 상태에 의존하여, 단일 선두부(ATM 셀 + 소스 패킷 헤더), 또는 복수의 선두부(ATM 셀 + 소스 패킷 헤더)에 부가된다. 다음에, 도2D에 표시된 바와 같이, 1394 등시성 패킷 헤더는 상기 결과의 ATM 셀 + 소스 패킷 헤더에 부가되고, 따라서, 등시성 패킷은 상기 ATM 셀을 등시성 패킷의 데이터 필드에 저장함으로서 얻어진다. 따라서 이 결과의 등시성 패킷은 125초의 속도로 1394 직렬 데이터 버스를 통해 흐르는 사이클 시작 패킷의 타이밍을 기초로 하여 1394 직렬 버스에 보내진다. 이들 소스 패킷 헤더, CIP 헤더 및 1394 등시성 패킷 헤더는 더욱 상세히 설명됨을 주지하길 바란다.
도 3은 도 2에 도시된 바와 같은, 1394 직렬 데이터 버스를 통해 전송되는 등시성 패킷 구조의 일례를 설명한다. 도 4 는 도 3에 도시된 헤더에서 셀 헤더까지의 등시성 패킷의 7 바이트 내용을 설명한다. 도 4의 블랭크내의 번호들은 비트 번호를 표시한다. 또한, 이러한 등시성 패킷은 상측 단부에 위치된 1394 등시성 패킷 헤더의 좌측 단부가 가장 먼저 전송되고, 하측 단부에 위치된 데이터 CRC의 우측 단부가 마지막으로 전송되는 것으로 이해된다. 도 3 및 도 4 를 참고로, 상세한 설명은 등시성 패킷으로 설명된다.
상기 1394 등시성 패킷 헤더는 8 바이트의 길이를 가지며, 이 헤더 다음의 데이터 길이를 표시하는 데이터 길이(2 바이트), CIP 헤더가 존재하는지를 표시하는 태그(2 비트), 등시성 패킷 전송을 통한 채널 번호를 표시하는 채널(6 비트), 한 종류의 패킷을 표시하는 t-코드(4 비트), 패킷 정도를 표시하는 sy(4 비트) 또한 헤더 CRC(4 바이트)에 의해 구성된다.
상기 CIP 헤더에 포함된 6 비트 소스 노드 ID(SID)는 1394 직렬 데이터 버스에 따라 등시성 패킷을 보내는 전자 기구의 노드 ID를 표시한다. 1 바이트 데이터 블록 길이(DBS)는 쿼드렛(quadlet)(=4바이트)의 단위로 데이터 블록의 길이를 표시하는 번호이다. 2 비트 프랙션 번호(FN)는 소스 패킷이 보조 분할되는 데이터 블록 번호를 표시한다. 3 비트 쿼드렛 피딩 카운터(QPC)는 FN이 0을 제외한 값을 가질 때 사용된다. 1 비트 SPH는 소스 패킷이 특정의 소스 패킷 헤더를 갖는 경우에 1로 설정된다. 결과적으로, 이 경우에 있어 SPH는 1로 설정된다. 데이터 블록 카운터(DBS)는 8 비트 연속 카운터이며, 소스 패킷 전송시 드롭 아웃을 검출하도록 사용된다. 6 비트 포맷 ID 필드(FMT)는 전송될 데이터 포맷을 표시한다.이 경우 0*28 의 FMT는 ATM 데이터를 표시한다. 3 바이트 포맷 의존 필드(FDF)의 특징은 FMT에 의해 결정된다.
CIP 헤더에 있어서, 15 쿼드렛(1 쿼드렛=4 바이트)단위의 ATM 데이터가 전송되며, 상기 15 쿼드렛 데이터는 1-쿼드렛 소스 패킷 헤더, 2 쿼드렛 셀 헤더, 12-쿼드렛 페이로드에 의해 배열된다. 소스 패킷 헤더의 사이클 카운트와 사이클 오프셋은 패킷 대신 전송 시간에 기초하여 125 마이크로초 단위로 시간 순간 정보를 발생함으로써 시간 스템프 정보에 대응한다. 상기 시간 스템프 정보는 사이클 마스터에서 소스 패킷 헤더까지 주어진다. 상기 사이클 오프셋은 매 40ns 마다 카운팅 동작을 하며, 사이클 카운트 값은 매 125 마이크로초마다 운반된다. 상기 사이클 카운트값은 1 카운트가 125 마이크로초에서 이루어지고 2 카운트가 250마이크로초에서 이루어지는 방법으로 카운트-업 된다. 이들 사이클 카운트 및 사이클 오프셋은 미리 선택된 기구에 제공된 사이클 타임 레지스터에 저장된 값과 같으며, 사이클 마스터로서 표시되고 1394 직렬 버스(도 6을 보라)상에서 접속된다. 상기 값은 마스터 클록 발생기로부터 발생된 시간 순간 정보에 근거한 사이클 시간 레지스터에 저장된다. 이 값은 1394 직렬 데이터 버스에 보내지는 사이클 시작 패킷에 저장된다. 결과적으로, 이 값은 1394 직렬 데이터 버스에 접속된 다른 기구에 공급된다. 상기 소스 패킷 헤더의 구조는 MPEG 형 전송 스트림(MPEG-TS)(후에 설명된)에 의해 규정된 구조와 동일함을 알 수 있다.
상기 셀 헤더의 내용은 도 1B에 도시된다. 이 내용은 기술로 잘 공지되어 있으며, 이 명세서에서 더 이상 설명하지 않는다. 3 바이트의 심벌 리저브(reserved) 는 이 실시 모드에서 5 바이트 ATM 셀 헤더의 선두부에 패딩에 의해 부가되며, 상기 셀 헤더는 쿼드렛 선두부로부터 패이로드 시작의 선두부와 같은 구조이다. 이러한 패딩 처리 동작은 도 6에 도시된(후에 설명됨) ATM 신호 처리 인터페이스(12)에서 수행된다.
상기 데이터 CRC 는 등시성 패킷의 데이터 필드(CIP 헤더로부터 마지막으로 전송된 셀까지로 정의된다)에 대한 에러 보정 코드에 대응한다.
이전에 상술한 바와같이, 도 3 및 도 4에 표시된 구조의 장점은 1394 직렬 데이터 버스에 ATM 셀을 전송함으로써 이루어진다. 또다른 장점은 상기 소스 패킷 헤더가 MPEG의 전송 스트림 구조와 유사한 구조를 갖는 것에 의해 존재한다. 결과적으로, 회로 블록(후에 설명됨), Iso 패킷 전송/수신 FIFO(13), 헤더/동기 정보 부가 회로(14), 헤더 제거/동기 정보 회복 회로(15)는 공통적으로 MPEG-TS 신호 시스템에 사용되며, 링크 층 제어 Ic는 도 6의 회로 배열에 공통적으로 사용된다. 그러므로, 설계와 제조 비용에 따른 장점이 존재한다. 더구나 지터 현상(후에 설명됨)을 완화하는 시간 스템프 처리 동작을 실행하는 것이 가능하다.
도 3 및 도 4 의 구조에서, 3 바이트 심벌 리저브 는 ATM 셀 헤더의 전단에 기입된다. 한편 3 바이트 심벌 리저브는 전단에 기입되는 것이 아니라 ATM 셀 헤더 다음에 기입되며, 따라서 ATM 소스 패킷의 전체 길이는 4 바이트 * 정수(이 경우, 56 바이트)만큼 곱해진 길이와 동일하다. 다른 경우에는, 도 5 는 등시성 패킷의 구조를 표시한다.
이하에서의 상세한 설명은 예를 들어 ATM 네트워크에 접속된 셋 탑 박스(STB)와 같은 1394 직렬 데이터 버스를 통해 ATM 셀을 전송하는 이전에 설명된 처리 동작을 설명하는 장치로 이루어질 수 있다. 도 6 은 상기 셋 탑 박스(STB)의 내부 배열 즉, 링크 층 제어 Ic(후에 LINK로 불림)를 주로 보여준다. 상기 처리장치는 물리적 층 제어 Ic( 후에 PHY로 불림), LINK(2), 마이크로프로세서(3), ATM 신호 처리 시스템(4), PLL(5)을 가진다.
PHY(1) 버스를 초기화하여, 사용 라이트(right) 등을 중재할 수 있다. 또한, 상기 PHY(1)은 ATM 셀, LINK(2) 및 PHY(1) 사이의 여러 제어 신호(제어)와 같은 통신 데이터이며, 상기 1394 데이터 버스 케이블로부터 이들 데이터 및 제어 신호를 전송/수신한다. 또한, 상기 PHY(1)는 시스템 클록(sysclk)을 공급한다. 이 LINK(2)의 내용은 더욱 상세히 기술된다. 상기 마이크로프로세서(3)는 PHY(1)와 LINK(2)를 둘 다 제어하며, 등시성 통신의 범위(대역)을 요구한다. 상기 ATM 신호 처리 시스템(4)은 스텝 탑 박스 외측에 존재하는 ATM 네트워크에 접속된 단자로부터 공급된 ATM 데이터를 수신하며, 따라서 ATM 셀을 발생하고/분해한다. 한편, 상기 ATM 신호 처리 시스템(4)은 ATM 네트워크에 직접 기입된 ATM 셀을 ATM 신호 처리 인터페이스(12)에 전송한다. 또한, 상기 ATM 신호 처리 시스템(4)은 ATM 네트워크에 의해 소유된 8㎑ 의 기본 주파수 클록을 8㎑-사이클 제어 회로(16)에 공급한다. 상기 PLL(5)은 1394 케이블을 통해 수신된 ATM 셀에 부착된 소스 패킷 헤더로부터 유도된 시간 정보(위에서 기술된 시간 스템프 정보)로부터 전송단상에 제공된 전자 기구의 클록 신호(clk)를 재생한다. 이 시간 정보는 1394 케이블로부터 수신된 데이터에 따라 소스 패킷 헤더로부터 헤더 제거/동기 정보 회복 회로(15)에 의해 유도된다. 상기 타이밍 정보가 1394 케이블을 통해 수신되지 않으면, 상기 PLL(5)은 자기 발진 수단으로 클록 신호를 발진한다. 따라서, 이 클록 신호는 LINK(2)와 ATM 신호 처리 시스템(4)에 공급된다.
상기 LINK(2)의 내부 배열은 주로, 등시성 시스템, 비동기 시스템, 베이직 블록으로 보조 분할된다. 상기 등시성 시스템은 ATM 셀의 데이터가 중첩되는 등시성 패킷을 발생하여 분해하는 블록에 대응한다. 상기 비동기 시스템은 제어 신호가 중첩된 비동기 패킷을 발생하여 분해하는 블록에 대응한다. 예로, 이 제어 신호는 전자 기구를 제어하는데 사용된 명령이다.
상기 비동기 시스템은 마이크로프로세서 인터페이스(6), 제어 레지스터(7), 비동기 패킷 전송 FIFO(8), 비동기 패킷 수신 FIFO(9), 자기 ID 패킷 처리 블록(10)에 의해 배열된다.
상기-베이직 블럭(11)은 클록, CRC 물리적 층 인터페이스, 전송 블록, 수신 블록을 등을 가진다.
상기 등시성 시스템은 ATM 신호 인터페이스(12), 등시성 패킷 전송/수신 FIFO(13), 헤더/동기 정보 부가 회로(14), 헤더 제거/동기 정보 회복 회로(15), 8㎑-사이클 제어 신호(16)에 의해 구성된다.
상기 마이크로프로세서(6)는 상기 마이크로프로세서(3)와 마이크로프로세서(6)간의 상부 그레이드층의 명령에 응답한 전송/수신데이터이다.
상기 데이터는 LINK(2)의 동작이 제어되도록, 상기 마이크로프로세서(3)의 제어하에 상기 제어 레지스터(7)의 소정 기억부에 기록된다. 비동기 패킷이 전송/수신될 때, 제어 레지스터(7)의 소정의 어드레스가 판독/기록된다. 더구나, 상기 등시성 패킷의 선두부는 상기 제어 레지스터(7)를 활용함으로써 전송되고 수신된다. 예를 들어, 상기 CIP 헤더에 포함된 기술된 SID 는 베이직 블록(11)으로부터 제어 레지스터(7)에 공급되며, 제어 레지스터(7)는 마이크로 인터페이스(6)를 통해 소스 노드 ID의 정보를 마이크로프로세서(3)에 전송한다. 결과적으로, 원래 소스 노드에 관한 정보는 헤더 제거/동기 정보 회복 회로(15)에 의해 제거되지 않고 셋 탑 박스(STB)에 의해 인식된다.
상기 마이크로프로세서(3)에 의해 발생된 패킷은 비동기 패킷 전송 FIFO(8)에 일시적으로 저장된다. 상기 일시적으로 저장된 패킷은 상기 버스가 공간 상태를 발생하면서 동시에 베이직 블록(11)에 의해 판독된다.
상기 버스로부터 요구된 패킷은 베이직 블록(11)에 의해 비동기 패킷 수신 FIFO(9)로 기록된다. 상기 마이크로프로세서(3)는 이 비동기 패킷 수신 FIFO(9)가 공간 상태를 발생하지 않는 사실을 확인한 후 판독 동작을 실행한다.
상기 자기 ID 패킷 처리 블록(10)은 버스가 초기화되는 동안 수신된 노드 정보를 처리하며, 노드가 버스에 접속된 노드의 수와, 등시성 버스의 채널 수를 관리하는 것을 감지한다.
상기 베이직 블록(11)의 물리적 층 인터페이스는 전송 데이터의 병렬-직렬 변환과, 수신 데이터의 직렬-병렬 변환을 수행한다. 상기 전송 블록은 패킷 전송을 제어하도록 버스의 상태를 판단한다. 따라서, 수신 블록은 일종의 수신 패킷에 의존한, 기록 목표, 즉, 비동기성 패킷 또는 등시성 패킷을 결정한다.
상기 ATM 신호 처리 인터페이스(12)는 신호 전송 동안에 ATM 신호 처리 시스템(4)의 데이터에 대해 위에서 기술된 패딩 처리 동작을 실행하며 그에 따라 상기 데이터를 등시성 패킷 포맷을 가진 데이터로 변환하다. 신호 수신 동안에, 상기 ATM 신호 처리 인터페이스(12)는 반전 처리 동작을 수행하며, 즉, 상기 패딩 처리된 데이터로부터 패딩 바이트로부터 제거한다.
상기 등시성 패킷 전송/수신 FIFO(13)은 등시성 패킷의 전송 기능을 가진 FIFO에 대응하며 또한 수신 등시성 패킷의 수신 기능을 가진 FIFO 에 대응한다. 전에 설명한 바와같이, 신호 전송 동안에, ATM 네트워크로부터 수시된 ATM 셀(도 2A 를 보라) ATM 신호 처리 시스템(4)과 ATM 신호 처리 인터페이스(12)를 통해 등시성 패킷 전송/수신 FIFO(13)로 기록된다. 상기 1394 케이블상의 125 마이크로초의 사이클에 따라 사이클 패킷이 존재한다. 이 타이밍에 응답하여, 상기 FIFO(13)에 대기된 ATM 셀은 전송 허용이 되는 단계에서 베이직 블록(11)에 의해 1394 직렬 데이터 버스에 보내진다. 이 경우, 상기 헤더 부가 처리 동작이 헤더/동기 정보 부가 회로(14)에서 순간적으로 수행되기 때문에, 일시적 양상에 따른 문제점이 존재하지 않는다. 전의 설명과 같이, 상기 ATM 셀이 FIFO(13)에 대기되기 때문에, 상기 ATM 셀 버퍼링 동작이 수행되며, 결과적으로 ATM 셀의 지터 현상을 피할 수 있다. 일반적으로, ATM 셀의 소스가 불안정하므로, 2 마이크로초 정도의 지터 현상이 발생한다. 그러므로, FIFO 에 의한 버퍼링 동작은 중대한 동작으로 구성된다. 심지어 ATM 셀의 소스가 일정 셀 속도하의 셀을 보낼때에도 상기 ATM 셀간의 시간 간격은 상당히 변화하며, 상기 셀을 보내는 시간은 매시간 지연되기 때문에, ATM 셀은 여러 ATM 스위치를 통과한다. 결국, 다수의 ATM 셀이 연속적 방법으로 보내는 사이클의 지연시 어떤 가능성이 존재한다. 따라서, 상기 소스 패킷 헤더는 ATM 셀(도 1B를 보라) 각각에 부가된다. 그때, CIP 헤더와 1394 등시성 패킷 헤더는 상기 1394 직렬 데이터 버스(도 2C, 2D를 보라) 상의 사이클과 관계하여 출력된 셀에 적당히 부가되고 따라서 결과의 셀은 1394 직렬 데이터 버스에 전송된다. MPEG-TS 형신호가 전송/수신되는 경우에도, 통신은 등시성 패킷 전송/수신 FIFO(13)와 MPEG-TS 처리 인터페이스(17)를 통해 외부 기구(도시하지 않음)간에 설정된다. 이 경우, 통로는 스위칭 유닛(18)을 통해 선택된다. 상기 MPEG-TS 신호는 1394 케이블을 통해 입력되고, 상기 MPEG-TS 신호의 헤더에 포함된 식별 데이터는 헤더 제거/동기 정보 회복 회로(15)에 의해 검출되고, 스위칭 유닛(18)은 검출된 식별 데이터에 응답하여 제안된다. MPEG-TS 시스템의 경우, 소스는 비교적 일정하기 때문에 (200마이크로초 정도의 지터), ATM 셀의 지터와 비교하여 많은 지터가 존재하지 않는다. 그러므로, 상기 MPEG-TS 형 신호가 125마이크로초의 사이클에 1394 직렬 데이터 버스에 전송될 때, 또한 그로부터 수신될때, 전송 시스템에서 일시적 시프트가 존재한다. 결국, 상기 등시성 패킷 전송/수신 FIFO(13)는 이 일시적 시프트를 중재하는 롤을 동작시킬 수있다. 전의 설명과 같이, 상기 지터 문제는 셀을 버퍼링하고 상기 셀이 1394 직렬 데이터 버스에 전송되기 전의 셀 속도를 조절함으로써 개선될 수 있다.
또한, 1394 직렬 데이터 버스에 나타나는 셀의 패킷 속도가 낮기 때문에, 상기 등시성 통신에 사용된 범위는 저장된다. 1394 직렬 데이터 버스로부터 수신되고 PHY(1)를 통해 요구된 등시성 패킷 후에, 블록(11) 이 상기 헤더 제거/동기 정보 회복 회로(15)에 의해 ATM 셀의 구조로 변환된 후에, 상기 결과의 ATM 셀 패킷은 상기 ATM 셀이 FIFO(13)으로부터 오버플로 되지않는 범위에서 등시성 패킷 전송/수신 FIFO(13)으로 기록된다. 상기 ATM 셀이 패킷이 LINK(2)에서 ATM 신호 처리 시스템(4)까지의 출력되는 상기 기록 ATM 셀 패킷의 타이밍은 상기 헤더 제거/동기 정보 회복 회로(15)에 의해 분리된 헤더에 포함된 타이밍 정보에 근거하여 PLL(5)에 의해 재생된 클록 신호에 응답하여 발생한다.
상기 헤더/동기 정보 부가 회로(14)는 도 3 및 도 4 에 표시된 바와 같이, 소스 패킷 헤더, CIP 헤더, 1394 등시성 패킷 헤더는 등시성 패킷 전송/수신 FIFO(13)로 부터 판독된 셀에 부가된다. 동시에, 상기 소스 패킷 헤더내의 사이클 카운트와 사이클 오프셋은 베이직 블록에 제공된 클록의 값을 참고로 설정되며, 상기 시간스템프는 셀에 주어진다. 상기 클록은 사이클 마스터로부터 보내진 사이클 시작패킷에 포함된 시간 순간 정보에 근거하여 기준 시간으로 조절되며 또한 상기 8㎑-사이클 제어 신호(16)에 의해 카운트된다.
상기 헤더 제거/동기 정보 회복 회로(15)는 1394 등시성 패킷 헤더, 상기 CIP 헤더, 베이직 블록(11)으로부터 수신된 상기 등시성 패킷으로부터 소스 패킷 헤더를 제거하며, 후에, 셀을 등시성 패킷 전송/수신 FIFO(13)으로 기록한다.
상기 8㎑-사이클 제어 신호(16)는 1394 직렬 데이터 버스에서 나타나는 8㎑의 주파수(125 마이크로초)를 갖는 신호와 동기하는 ATM 네트워크에 의해 점유된 8㎑의 주파수를 갖는 신호를 발생한다. 한편, 상기 ATM 네트워크로부터 유도된 8㎑의 타이밍은 ATM 신호 처리 시스템(4)을 통해 요구되고 또한, 베이직 블록(11)을 통해 얻어진 사이클 시작 패킷의 8㎑신호는 타이밍과 동기하여, 결국 ATM 셀은 IEEE 1394 시스템에서 취급된다.
본 발명에 따른 ATM 셀 전송 장치를 상세히 설명한 바와같이 상기 ATM 셀은 통신용 1394 직렬 데이터 버스를 통해 전송될 수 있다.
내용 없음.

Claims (15)

  1. IEEE 1394 포맷에 의해 규격화된 직렬 버스를 이용하여 데이터를 전송하는 데이터 전송방법에 있어서,
    IEEE 1394 포맷에 의해 규정된 등시성 패킷의 구조를 사용하여 전송하는 방식의 ATM 시스템에 의해 정의된 네트워크에 사용되는 ATM 셀에 소정 헤더를 부가하는 것을 특징으로 하는 데이터를 전송하는 데이터 전송 방법.
  2. 제 1 항에 있어서,
    상기 ATM 셀이 상기 ATM 셀의 바이트 길이보다 큰 바이트 길이를 갖는 소스 패킷에 매핑(map) 될 때, 상기 ATM 셀의 상기 바이트 길이와 상기 소스 패킷의 상기 바이트 길이간의 차분의 바이트를 상기 ATM 셀의 선두부와 상기 ATM 셀의 최후부중 하나에 패딩함으로써 부가하는 것을 특징으로 하는 데이터 전송 방법.
  3. 제 2 항에 있어서,
    상기 ATM 셀은 상기 ATM 셀에 부가될 5 바이트 길이를 갖는 ATM 셀 헤더와, 48 바이트 길이를 갖는 페이로드로 이루어지며, 상기 ATM 셀이 56 바이트 길이를 갖는 상기 소스 패킷에 매핑될 때, 3 바이트의 차분 바이트가 상기 ATM 셀 헤더의 선두부와 상기 페이로드의 최후부중 하나에 부가되어 ATM 소스 패킷에 패딩되는 것을 특징으로 하는 데이터 전송 방법.
  4. 제 1 항에 있어서,
    상기 ATM 셀에 부가된 상기 소정의 헤더는 소스 패킷 헤더를 포함하며, 상기 소스 패킷 헤더의 구조는 MPEG 시스템에 의해 규정된 전송 스트림의 구조와 유사한 것을 특징으로 하는 데이터 전송 방법.
  5. 제 4 항에 있어서,
    상기 소스 패킷 헤더는 사이클 카운트 데이터와 사이클 오프셋 데이터를 갖는 것을 특징으로 하는 데이터 전송 방법.
  6. IEEE 1394 포맷에 의해 규격화된 직렬 버스를 이용하여 데이터를 전송하는 데이터 전송장치로서 ATM 셀을 전송하는 장치에 있어서,
    ATM 시스템에 의해 네트워크에서 사용되는 ATM 셀이 IEEE 1394 포맷에 의해 규정된 등시성 패킷의 데이터 필드에 저장되도록 소정 헤더를 부가하는 부가회로를 구비하는 것을 특징으로 하는 ATM 셀 전송 장치.
  7. 제 6 항에 있어서,
    상기 ATM 셀을 버퍼링하는 버퍼를 더 구비하며,
    상기 버퍼는 상기 ATM 셀이 IEEE 1394 직렬 버스에 전송될 때 생성된 지터성분을 개선시키는 것을 특징으로 하는 ATM 셀 전송 장치.
  8. 제 6 항에 있어서,
    ATM 네트워크에서 8㎑ 주파수 신호와 1394 직렬 버스에 사용되는 8㎑의 주파수 신호를 동기하는 수단을 더 구비하는 것을 특징으로 하는 ATM 셀 전송 장치.
  9. ATM 시스템에 의해 규정된 네트워크에 사용되는 ATM 셀을 수신하는 데이터 수신 방법으로서, 상기 ATM 셀은 IEEE 1394 포맷에 의해 규격화된 직렬 버스에 의해 전송되는 데이터 수신 방법에 있어서,
    소정의 헤더는 상기 IEEE 1394 포맷에 의해 규정된 등시성 패킷의 데이터 필드에 저장된 상기 ATM 셀을 얻기 위해 제거되는 것을 특징으로 하는 데이터 수신 방법.
  10. 제 9 항에 있어서,
    상기 ATM 셀의 바이트 길이보다 큰 바이트 길이를 갖는 소스 패킷에 매핑되는 ATM 셀을 얻기 위해, 상기 ATM셀의 선두부와 상기 ATM 셀의 최후부중 하나에 부가되었던 상기 소스 패킷의 상기 바이트 길이와 상기 ATM 셀의 상기 바이트 길이간의 차분 바이트가 제거되는 것을 특징으로 하는 데이터 수신 방법.
  11. 제 10 항에 있어서,
    48 바이트 길이의 페이로드와 5 바이트 길이의 ATM 셀 헤더로 이루어지는 ATM 셀은 상기 ATM 셀 헤더의 선두부와 상기 페이로드의 최후부중 하나에 부가된 3 바이트의 차분 바이트를 제거함으로서 얻어지며, 상기 ATM 셀은 56 바이트 길이의 상기 소스 패킷에 매핑되는 ATM 소스 패킷으로부터 제거되는 것을 특징으로 하는 데이터 수신 방법.
  12. 제 9 항에 있어서,
    상기 ATM 소스 패킷으로부터 제거된 소정의 소스 패킷 헤더를 포함하며, 상기 소스 패킷 헤더의 구조는 MPEG 시스템에 의해 규정된 전송 스트림의 구조와 유사한 것을 특징으로 하는 데이터 수신 방법.
  13. 제 12 항에 있어서,
    상기 소스 패킷 헤더는 사이클 카운트 데이터와 사이클 오프셋 데이터를 갖는 것을 특징으로 하는 데이터 수신 방법.
  14. ATM 시스템에 의해 규정된 네트워크에 사용되는 ATM 셀을 수신하는 수신장치로서, 상기 ATM 셀은 IEEE 1394 포맷에 의해 규격화된 직렬 버스를 이용하여 전송되는 수신장치에 있어서,
    ATM 시스템에 의해 네트워크에서 사용되는 ATM 셀이 IEEE 1394 포맷에 의해 규정된 등시성 패킷의 데이터 필드에 저장되도록 소정 헤더를 제거하는 제거회로를 구비하는 것을 특징으로 하는 데이터 수신 장치.
  15. 링크 층을 제어하는 집적 회로에 있어서,
    IEEE 1394 포맷에 의해 규격화된 직렬버스와 통신하는 베이직 블록과,
    상기 ATM 시스템에 의해 규정된 네트워크와 통신하는 인터페이스와,
    상기 직렬 버스를 통해 수신되고 등시성 패킷의 데이터에 저장되는 ATM 셀을 얻기 위해 소정 헤더를 제거하는 제거 회로와,
    상기 ATM 형태의 네트워크로부터 수신된 ATM 셀을 상기 등시성 패킷의 데이터 필드에 저장하기 위해 소정 헤더를 부가하는 부가 회로와,
    상기 부가 회로, 상기 제거 회로, 상기 인터페이스간에 제공되어 속도를 조절하는 버퍼를 구비하는 것을 특징으로 하는 링크 층 제어 집적 회로.
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