JPS609292B2 - デ−タ・ブロック間の時間間隔長制御方式 - Google Patents

Description

【発明の詳細な説明】 本発明はコンピュータが伝送媒体を介して高速度でデー
タのブロックを交換する所のコンピュータ相互間コミュ
ニケーション・システムに関するものであって、更に具
体的にいえばコンピュータによって伝送される２つの相
次ぐデータ・ブロック間の時間間隔の長さを制御するシ
ステムに関するものである。

この形式のコミュニケーション・システムにおいては、
いわゆる主データ局は伝送媒体を介して１つ以上のいわ
ゆる従属データ局へ接続される。

一般的にいうと、データ局はたとえばコミュニケーショ
ン制御装置又はフロントエンド・プロセッサより成るフ
ロントエンド・コミュニケーション装置を介して伝送媒
体へ接続されたコンピュータを含む。主データ局は相次
ぐデータ・ブロックを従属データ局（複数）と交換する
。効率を最大にするには、送信局から送られた相次ぐデ
ータ・ブロックはできるだけ短い時間間隔で離隔されて
いなければならない。

しかし短かくした結果の間隔が、受信局と組合わされた
コンピュータが到来するすべてのデータ・ブロックを処
理するのを妨げて、多くのブロックを喪失するようなこ
とが起きないことを条件とする。これは特に、もしもそ
のコンピュータが例えば幾つかの適用を同時に処理しつ
つあるような場合に、バッファ又はＣＰＵサイクルが十
分な余裕を持たないならば起りうろことである。もしも
送信局及び受信局と夫々組合わされたコンピュータが異
なった速さで動作するならば、例えばもしもそれらが夫
々旧Ｍシステム／３６０及びＩＢＭシステム／３７０で
使用される形式のコンピュータの如く異なるならば、多
くのデータ・ブロックが行方不明になることがありうる
。従釆技術では大概の既発表のコンピュータに存在する
タイミング装置が、相次ぐデータ・ブロック間に適切な
間隔を与えるために使用されている。

しかしデータ伝送局と組合わされたコンピュータにおい
てそのタイミング装置を使用すると２つの大きな欠点を
生じる。

第１の欠点は、それはかなり多数のＣＰＵサイクルを必
要とすることである。第２の欠点は、それは主記憶とコ
ンピュータに組合わされたチャネルとの間でデータを転
送するために、コマンド・チェイン技術のような高度に
効率的な技術の使用を妨げることである。本発明従って
本発明の目的はコミュニケーション１システム中のコン
ピュータにより伝送される相次ぐデータ・ブロック間の
時間間隔の長さを制御することができ、しかもコンピュ
ータで利用可能なタイミング装置の使用を必要とせず且
つダイナミック・コマンド・チェィン技術の使用を可能
にするシステムを提供することである。

一般的に言うと本発明のシステムにおいて、送信端にあ
るコンピュータはそれを伝送媒体へ接続する関連フロン
トエンド装置へ第１のデータ・ブロックを転送する。

フロントエンド・コミュニケーション装置はその第１の
データ・ブロックを伝送媒体に送り且つそのことをコン
ビュー外こ信号する。するとコンピュータはフロントエ
ンド装置に対して、次のデータ・ブロックが送信される
前に経過すべき時間間隔の長さ（持続期間）を指定する
所の所謂カウント・ダウン・コマンドを送る。フロント
エンド装置はこのコマンドを解読して、カウント・ダウ
ン・コマンドによって指定された間隔と等しい間隔を限
定する所のタイミング菱鷹をセットする。この時間間隔
が経過し終えた時にフロントエンド装置はコンピュータ
に信号し、コンピュータはそれに対して第２のデータ・
フロックを転送する。本発明の１つの実施例によればカ
ウント・ダウン・コマンドはチャネル・コマンド・ワー
ドーこ含まれており、相次ぐデータ・ブロック間の時間
間隔の長さを指定する。

本発明の他の実施例によればカウント・ダウン・コマン
ドはデータ・ブロック間の間隔を限定する時間単位の数
が記憶されている主記憶アドレスをも収容したチャネル
・コマンド・ワード中に含まれる。

チャネルはカウント・ダウン・コマンド及び主記憶によ
って供給された時間単位の数をフロントエンド装置へ送
る。本発明の更に他の実施例では、コンピュータはＮ個
のデータ・ブロックの送信を希望していること、最初の
ｎ個のデータ・ブロックを収容しているｎ個の主記憶領
域だけが２ミｎ＜Ｎの条件下で利用できることを仮定し
ている。

他のデータ・ブロックは外部記憶に記憶されており、コ
ンビュー外ま最初のデータ・ブロックを、次にカウント
・ダウン・コマンドをフロントエンド装置へ送信する。
カウント・ダウン・コマン日こよって指定された時間間
隔が経過したことをフロントエンド装置が信号したとき
、コンピュータは第２のデータ・ブロックをフロントエ
ンド装置へ送り、そして（ｎ十１）番目のデータ・ブロ
ックが外部記憶から、第１のデータ・ブロックの送信の
結果として空になっている主記憶領域へ転送されるよう
にする。外部記億中の他のデータ・ブロックはかくて空
になった主記憶領域へ相次いで転送され、それらは同様
な態様で伝送されるべく、フロントエンド装置へ送られ
る。第１図に、本発明を実施したデータ局のブロック図
が示される。

そのデータ局はコンピュータ１、フロントエンド（コミ
ュニケーション）装置２（その実施例はコミュニケーシ
ョン制御装置である）、モデム３（伝送線４として図示
された伝送媒体へデータ局を接続するもの）、とを含ん
でいる。コンピュータ１はｍＭシステム／３６０又は田
Ｍシステム／３７０で使用されているコンピュータと同
様のものでよく、本発明の理解に役立つ構成要素のみが
図示されている。これらの構成要素は主記憶５、中央処
理装置（ＣＰＵ）６、チャネル７である。ＣＰＵ６は主
記憶をアドレスするための装置、情報を取出し且つ記憶
するための装置、データの算術的及び論理的処理を行な
うための装置、所望の順序に命令を順序づけするための
装置、及び主記憶とそれに接続された外部装置との間の
コミュニケーションを開始するための装置を含んでいる
。

チャネル７は主記憶５と、伝送線４を介して第１図のデ
ータ局に接続された遠隔データ局との間のデータの転送
を制御する。

チャネル７はＣＰＵ６、主記憶５、及び制御装置２と接
続されている。チャネルは遠隔データ局と直接的にコミ
ュニケートするＣＰＵの負担を軽減し、且つコンピュー
タ１でのデータ処理を入出力（１／０）動作と同時に進
行させることを可能にする。

１／０動作は主記憶と遠隔データ局との間の情報の転送
を含む。

制御装置２は第１図の局と遠隔データ局との間のデータ
の交換を制御するものであって、この目的で必要とされ
る論理回路及びバッファを含んでいる。モデム３は制御
装置２によって与えられるデータ・パルスを伝送媒体へ
送り得る信号に変換する。

その逆も行なう。次に、例えばＩＢＭシステム／３６０
又はＩＢＭシステム／３７０において使用されたハード
ウェアで構成されてもよいＣＰＵ６及び主記憶５につい
ては、種々の詳しい公知文献があるので説明を省略する
。

チャネル７は種々の母線及び制御線を介してＣＰＵ６、
主記憶５及び制御装置２へ接続される。

図を明瞭化するため説明の都合上必要な母線及び制御線
のみが第１図に示されている。チャネルとＣＰＵとの間
の接続 ＣＰＵからチヤネルへ： アドレス母線８：この母線は選択された１／０装置のア
ドレスを送るために使用される。

スタート線９：この線は１／０動作の開始を信号するた
めに使用される。

チャネル選択線１０：この線はチャネルをして１／０動
作を開始せしめるために使用させる。

中断線１１：この線は現在の１／０動作の中断を生じさ
せるのに使用される。チヤネルからＣＰＵへ： 状態線１２及び１３：これらの線はチャネルの状態を表
示するのに使用される。

中断要求線１４：この線はチャネルが現在の１／○動作
の中断を要求していることをＣＰＵへ信号するのに使用
される。

チャネルと主記憶との間の接続 チャネルから主記憶へ： 母線１５：この母線はアドレスを主記憶へ送るために使
用される。

母線１６：この母線はデータを主記憶へ送るために使用
される。

書込み要求線１７：この線は母線１５によってアドレス
された記憶場所の内容の自分への転送をチャネルが要求
していることを信号するのに使用される。

主記憶からチャネルへ： 母線１８：これは主記憶データ出力母線である。

アドレス受取信号線１９：この線は母線１５上に呈示さ
れたアドレスが受取られたことを信号するのに使用され
る。チャネルと制御装置との間の接続 制御装置からチャネルへ： 母線２０：これはチャネルへの入力母線である。

動作ＩＮ線２１：この線は制御装置が選択され且つチャ
ネルとコミュニケート中であることを信号するのに使用
される。アドレスＩＮ線２２：この線はアドレスが制御
装層によって母線２０上に燈かれてしまったときこれを
信号するために使用される。

状態ＩＮ線２３：この線は状態表示が制御装置によって
母線２０上に置かれてしまったことを信号するために使
用される。

サービスＩＮ線２４：この線は制御装置が８ビット・バ
イトを送信又は受信することを希望するときチャネルに
対して信号するのに使用される。

チャネルから制御装置へ： 母線２５：これはチャネルからの出力母線である。

コマンドＯＵＴ線２６：この線はコマンドがチャネルに
よって母線２５上に置かれたことを信号するのに使用さ
れる。

アドレスＯＵＴ線２７：この線はアドレスがチャネルに
よって母線２５上に置かれたことを信号するのに使用さ
れる。

サービスＯＵＴ線２８：この線はチャネルが母線２０上
に与えられた情報を受取ったこと、又はサービスＩＮを
介して要求された情報を母線２５上に与えたことを信号
するのに使用される。

選択ＯＵＴ線２９：この線は制御装置を選択するのに使
用される。ＣＰＵと主記憶との間の接続 これらの接続は本発明の説明とは関係がないが、両方性
母線３０で示されている。

第１図の局の構成及び動作について詳述する前に、使用
される命令及び制御ワードのフオーマットについて簡単
に説明する。

第２図には１／０動作を開始するためＣＰＵによって使
用されるスタート１／０命令のフオーマツトが示されて
いる。

スタート１／０命令は３２ビットで構成される。

ビット位置０−７はスタート１／０命令を指定するオペ
レーション・コードを限定する。ビット位置８−１５は
無視される。ビット位置１６−２３はチャネル・アドレ
スを含み、ビット位置２４一３１は制御装置及びアドレ
スされた遠隔局を同定する。

次に第３図を参照すると、チャネル・コマンド・ワード
（ＣＣＷ）のフオーマツトが示されている。

この６４ビット・ワードは実行されるべきコマンドを指
定し、且つ１／０動作を開始するコマンドに対してはそ
の動作と関連した記憶領域、及びその領域への／又はそ
の領域からのデータ転送が完了されるとき常に取られる
べき動作を指定する。ＣＣＷの各区域は下記の目的で割
当てられている。

コマンド・コード：ビット０−７が達成されるべき動作
を指定する。

データ・アドレス：ビット８一３１が主記憶中の８ビッ
ト・バイトのアドレスを指定する。

それはＣＣＷ領域中における、問合せられる最初の記憶
場所である。チェーン・データ（ＣＤ）フラグ：ビット
３２。

“１”のときデータのチエインニング（ｃｈａｉｎｉｎ
ｇ）を指定する。

次のＣＣＷによって指定される記憶領域が現在の動作で
使用される。チェーン・コマンド（ＣＣ）フラグ：ビッ
ト３３が‘‘１”でビット３２が‘‘０”のときコマン
ドのチェィニングが指定される。その場合は次のＣＣＷ
中のコマンド・コードによって同定される動作は現在の
動作が正常に完了したのち開始される。長さ表示抑圧（
ＳＬＩ）フラグ：ビット３４は間違った長さの状態がプ
ログラムに示されようとするかどうかを制御する。

このビットが“１”であり且つ最後に使ったＣＣＷ中の
ＣＤフラグが“０”であるとき、間違った長さの表示が
抑圧される。ＣＣ及びＳＬＩの両フラグが“１”である
ときは、間違った長さの状態が存在してもコマンド・チ
エインニングが行なわれる。スキップ（ＳＫＩＰ）フラ
グ：このビット（ビット３５）は“１”のとき、議取り
、逆方向読取り、又は感知の動作中は情報が記憶へ転送
されないよう抑圧すべきことを指定する。

プログラム制御による中断（ＰＣＩ）フラグ：このビッ
ト（ビット３６）は“１”のとき、ＣＣＷがチャネルの
制御を行なっているならばチャネルが中断状態を発生す
るように仕向ける。

カウント：ビット４８−６３はＣＣＷによつて割当てら
れた記憶領域中の８ビット・バイトの数を指定する。

ビット位置３７−３９はゼロを収容している。

ビット位置４０一４７の内容は無視される。次に第４図
を参照すると、チャネル・ァドレス・ワード（ＣＡＷ）
のフオーマツトが示されている。このワードは記憶保護
キー及びスタート１／０命令と関連した最初のＣＣＷの
アドレスを指定する。主記憶中の一定アドレスが割当て
られる。ＣＡＷの区域は下記の目的で割当てられる。保
護キー：ビット０−３はスタート１／０命令と関連した
すべてのコマンドーこ対する保護キーを形成する。この
キーは主記憶領域に対し照会がなされるとき常に記憶中
のキーと比較される。コマンド・アドレス：ビット８一
３１は主記憶中の最初のＣＣＷの場所を指定する。次に
第５図を見るとチャネル状態ワード （ＣＳＷ）のフオーマツトが示されている。

ＣＳＷは１／０装置の状態、又は１／０動作が中止され
ている状態、をプログラムに供給する。ＣＳＷは、具体
的に言うと１／０中断の処理に際して及びスタート１／
０の実行最中に、形成されもしくはその１部分が置換さ
れる。ＣＳＷは主記憶中の−定アドレスに置かれており
、次の１／０中断が生じる時刻まで、又は他の１／０命
令がその内容を変更させるようになるまで、このアドレ
スでプログラムが利用しうるようになっている。ＣＳＷ
の各区域は下記の目的で割当てられている。

保護キー：ビット０−３は動作のチェーン中に使用され
る記憶の保護キーを形成する。

コマンド・アドレス：ビット８一３１は最後に使用され
たＣＣＷのアドレスよりも８だけ大きいアドレスを形成
する。

状態：ビット３２一４７はＣＳＷの記憶を行ったチャネ
ル及び装置の状態を同定する。

カウント：ビット４８一６３は最後に使用されたＣＣＷ
に対する残留カウントを形成する。

第２図乃至第５図を参照して説明したフォーマットはＢ
Ｍシステム／３６０及びＩＢＭシステム／３７０の関連
のコンピュータで使用されているフオーマットである。

更に詳しくは旧ＭＳｙｓｔｅｍ／３７０−Ｐｒｉｎｃｉ
ｐｌｅｓｏｆＯｐｅｒａｔｉｏｎと題するＩＢＭ社より
頒布された刊行物（番号ＧＡ２２−７０００一５、Ｓ／
３７０−ｏｌ）を参照されたい。本発明を実施した第１
図のデータ局の動作について説明する。

本発明は、所与の局によって送信された相次ぐデータ・
ブロック相互関の時間間隔の長さを制御するためのシス
テムに関するものであるから、局の送信動作モード‘こ
ついてのみ説明すれば十分であろう。この動作モードは
書込み１／０動作に相当する。

本発明の最初の実施例について説明する。コンピュータ
１において実行されつつある適用プログラムは主記憶５
から遠隔データ局へ２つのデータ・ブロックを伝送する
ことを希望しているものと仮定する。各データ・ブロッ
クは予定数の８ビット・バイトより成り、主記憶領域に
置かれる。適用プログラムは、最初のデータ・ブロック
を２つのデータ・ブ。

ック間の時間間隔の長さを最少にして伝送するのと関連
して必要とされる情報が、ＣＣＷＩ及びＣＣＷ２で示さ
れる２つのチャネル・コマンド・ワード中に置かれるよ
うにする。この情報は次の通りである。ＣＣＷＩ： コマンド・コード：書込み データ・アドレス：伝送されるべき最初のデータ・ブロ
ックを収容している記憶領域中の最初の場所のアドレス
ＣＤフラグ：０ＣＣフラグ：１ ＳＬＩフラグ：１ ＳＫＩＰフラグ：無視される ＰＣＩフラグ：０ カウント：伝送されるべき最初のデータ・ブロックを収
容している記憶領域中の８ビット・バイト場所の数ＣＣ
Ｗ２： コマンド・コード：適用プログラムは最初と２番目のデ
ータ・ブロック間の間隔の長さを指定する所のコマンド
指定のカウント・ダウン・コマンド（ＣＤＣ）のための
コードがこの区域にセットされるようにする。

本発明の第１実施例においては、ＣＤＣコードは例えば
ＡＡ ＡＡＡＡＩＩであってもよい。最後の２つのビッ
ト（‘‘１”、“１”）はカウント・ダウン・コマンド
を指定し、６つの“Ａ”ビットは間隔を作り上げる時間
単位の数を表わす。

以下このＣＤＣは「第１の型のカウント・ダウン・コマ
ンド」と呼ぶことにする。データ・アドレス：無視され
る ＣＤフラグ：０ ＣＣフラグ：０ ＳＬＩフラグ：１ ＳＫＩＰフラグ：無視される ＰＣＩフラグ：０ カウント：１ 適用プログラムはチャネル・アドレスと、スタート１／
０命令中の制御装置アドレス及び遠隔局アドレスと、Ｃ
ＡＷのアドレス区域中のＣＣＷＩアドレスとをセットし
、動作の制御を監視プログラムへ移す。

監視プログラムはス夕−ト１／０命令を実行することに
より最初のデータ・ブロックの伝送を開始する。ＣＰＵ
６はスタート線９及びチャネル選択機１０を上昇するこ
とにより、且つスタート１／０に収容されたアドレスを
アドレス母線８上に置くことにより、この命令に応答す
る。チャネル７は線９及び１０の状態を検査して、もし
もビジィであるならば特有の状態コードを状態線１２及
び１３上に置くことによりビジィである事実を信号する
。もしもチャネルがビジイでないならばそれはアドレス
母線８上に存在するアドレスを記憶し、そして書き込み
要求線１７を上昇することにより且つＣＡＷのアドレス
を母線１５上に置くことにより、ＣＡＷを送信すること
を主記憶に要求する。

主記憶５は母線１８上にＣＡＷを置き、受取線１９のレ
ベルを高くする。チャネルはＣＡＷ中に収容されている
ＣＣＷＩのアドレスをコマンド・アドレス・レジス夕中
に記憶させるようにする。そしてチャネルは書込み要求
線１７のレベルを高くすることと、ＣＣＷＩのアドレス
を母線１５上に置く事によって、ＣＣＷＩを自分へ転送
してくれるよう要求する。主記憶５はＣＣＷＩをチャネ
ルへ転送し、チャネルはデータ・アドレス、フラグ、及
びカウント区域の内容を特有のレジスタに記憶し且つそ
のコマンド・アドレス・レジスタ中に記憶されたアドレ
スを８だけ進ませる。チャネル７は装置アドレスを出力
母線２５上に置き且つアドレスＯＵＴ線２７及び選択Ｏ
ＵＴ線２９のレベルを高くすることにより、ＣＰＵ６か
ら受取られた装置アドレスを制御装置へ送る。

制御装置２は線２７及び２９状態を検査して装置アドレ
スを解説し、もしもそれを受取ったならば動作州線２１
及びアドレスＩＮ線２２のレベルを高め、且つ装置アド
レスを入力母線２０上に置く。チャネルは制御装置から
受取った装置アドレスをＣＰＵから受取った装置アドレ
スと比較し、もしも両者が一致したら、ＣＣＷＩ中のコ
マンド・コードを出力母線２５上に置き且つコマンドＯ
ＵＴ線２６のレベルを高めることにより、ＣＣＷＩ中の
コマンド・コードを制御装置２へ送る。もしも制御装置
がコマンドを受取ると、制御装置は状態ｍ線２３のレベ
ルを高め且つ入力母線２０上にゼロ状態情報を置く。そ
れに応答してチャネルは、特有の状態コードを状態線１
２及び１３上に置くことによってＣＰＵを解放する。今
や最初のデータ・ブロックの伝送が開始される。

もしも使用される伝送手順が所謂「高レベル・データ・
リンク制御」（ＨＤＬＣ）手順であるならば、制御装置
は書込みコマンドを検出したとき伝送線上にフレーム区
切り手順を置き、そしてサービスＩＮ線２４のレベルを
高めることにより、伝送されるべき最初のブロックの最
初の８ビット・バイトを提供することをチャネルに要求
する。それに応答してチャネルは書込み要求線のレベル
を高め、ＣＣＷＩ中に収容されたデータ・アドレスを母
線１５上に瞳き、このアドレスを１だけ歩進せしめ、且
つそのカウント・レジスタの内容を１だけ減算する。最
初の８ビット・バイトが主記憶によってデータ出力母線
上に置かれ且つチャネルによって出力母線２５経由で制
御装置へ送られ、それはサービスＯＵＴ線２８のレベル
を高める。制御装置はこのバイトを送信し、その後第２
のバイトを提供するようチャネルに要求する。同じこと
が、そのチャネルに関連したカウント・レジス夕の内容
がゼロになるまで行なわれる。このとき、制御装置がサ
ービスＩＮ線２４のレベルを高めると、チャネルはしベ
ルを高めつつあるコマンドＯＵＴ線２６によって応答し
、それによって停止状態を制御装置へ信号する。それに
応答して、制御装置は上述の順序及びフレーム検査順序
を伝送線上に連続的に置く。上記の両順序はＨＤＬＣ手
順のために準備され、状態ＩＮ線２３のレベルを高め且
つ入力母線上にチャネルＥＮＤ及び装置ＥＮＤの状態を
置く。それからチャネルはＣＣＷＩ中のＣＣフラグの値
を検査する。するとこのビットが“１”であるからコマ
ンドの変更を指定し、チャネルはＣＣＷ２（そのチャネ
ルに関連したコマンド・アドレス・レジスタ中に収容さ
れている）をそのチャネルへ転送するよう主記憶に要求
する。主記憶５はＣＣＷ２をチャネルへ転送し、チャネ
ルはそれを記憶し且つ前に説明したように制御装置２を
選択する。

チャネルはＣＣＷ２コマンド・コードを制御装置へ転送
する。制御装置はそれを第１形式のカウント・ダウン・
コマンドとして解読し、コマンド・コードの６個のＡビ
ットをカウント・ダウン・カウンタ中へ装填する。この
カウンタの内容は予定の割合で減算され、その内容がゼ
ロのカウントになったとき制御装層ぱ状態川線２３のレ
ベルを高め且つ入力母線２０上にチャネルＥＮＤ及び装
置ＥＮＤを置く。それに応答してチャネルは現在のＣＣ
Ｗ則ちＣＣＷ２中のＣＣフラグの値を検査し、この値が
ゼロであるので中断要求線１４のレベルを高めることに
よって１／○中断のためのＣＰＵ６に対する要求を開始
し、且つ中断線１１のレベルを高めるためＣＰＵ６を待
合わせる。チャネルはそのとき適宜のＣＳＷビットがそ
れに伴ってセットされるかも知れない所の順序で動作を
中断せしめる状態をデータ入力母線１６上に置く。制御
は今や監視プログラムに移る。このプログラムは１／０
動作を要求したどの適用プログラムが完了したかを判定
し、制御をそれに切替える。そこで適用プログラムは第
２のデータ・ブロックの伝送を開始するが、それは第１
のデータ・ブロックの伝送と同様に行なわれる。本発明
の第１の実施例の動作に関する上述の説明は連続して伝
信される２つのデータ・ブロックの間の時間間隔の長さ
が制御される態様を示している。

第２の実施例の動作は第１のデータ・ブロックが伝送さ
れてしまった後に中断が生じないのであるが、これにつ
いて説明する。第１の実施例の場合のように、適用プロ
グラムは主記憶から遠隔局へ２つのデータ・ブロックを
伝送することを希望しているものと仮定する。適用プロ
グラムは、２つのデータ・ブロックの伝送と関連して必
要とされる情報力むＣＷＩ乃至ＣＣＷ４で示される４つ
のチャネル・コマンド・ワード中に置かれるように仕向
ける。この情報は下記の通りである。

ＣＣＷＩ： コマンド・コード：書込み データ・アドレス：第１のデータ・ブロックを収容して
いる第１の記憶場所のアドレスＣＣフラグ：１ 他のフラグ：第１の実施例のＣＣＷＩのものと同じカウ
ント：第１のデータ・ブロックを収容している記憶領域
中の８ビット・バイト場所の数ＣＣＷ２： コマンド・コード：カウント・ダウン、ＡＡ ＡＡんＡ
ＩＩデータ・アドレス：無視される ＣＣフラグ：１ 他のフラグ及びカウント：第１の実施例のＣＣＷＩのも
のと同じＣＣＷ３： コマンド・コード：書込み データ・アドレス：第２のデータ・ブロックを収容した
第１の記憶領域場所のアドレスＣＣフラグ：１ 他のフラグ：第１の実施例のＣＣＷＩのものと同じカウ
ント：第２のデータ・ブロックを収容した記憶領域中の
８ビット・バイト場所の数ＣＣＷ４： コマンド・コード：カウント・ダウン データ・アドレス：無視される 他のフラグ及びカウント：第１の実施例のものと同じ第
１のデータ・ブロックは第１の実施例と同じ態様で伝送
される。

ゼロに達しているＣＣＷ２中のカウント・ダウン・コマ
ンド‘こよって指定されるカウントに基づき制御装置か
らチャネルＥＮＤ及び装置ＥＮＤの状態をチャネルが受
信したとき、チャネルはＣＣＷ２中のＣＣフラグの値を
検査する。するとこのビットは‘‘１”であるからチャ
ネルは自分にＣＣＷ３を伝送することを主記憶に要求す
る。ＣＣＷ３及びＣＣＷ４のチャネルによる処理は第１
の実施例におけるＣＣＷＩ及びＣＣＷ２の処理と同じで
あり、第２のデータ・ブロックが伝送される結果となる
。前述の本発明の最初の２実施例においては、カウント
・ダウン・コマンドと関連した時間単位の数はコマンド
・コードそれ自身によって指定された。

本発明の第３の実施例では、時間単位の数は主記憶中に
置かれる。第１の実施例と同様に、適用プログラムは２
つのデータ・ブロックを伝送することを希望しているも
のと仮定して例示する。

従ってそのプログラムは、第１のデータ・ブロックの送
信と、ブロック間の時間間隔の長さと関連して必要とさ
れる情報を下記のような２つのチャネル・コマンド・ワ
ード、ＣＣＷＩ及びＣＣＷ２中に置く。ＣＣＷＩ：第１
の実施例のＣＣＷＩと同じＣＣＷ２： コマンド・コード：カウント・ダウン。

この実施例では、このコードは例えばＭＭＭＭＭＭＯＩ
でもよい。これは「第２形式のカウント・ダウン・コマ
ンド」と呼ばれる。データ・アドレス：データ・ブロッ
ク間の間隔を形成する時間単位の数を収容した記憶領域
の最初の場所のアドレス全フラグ：０ カウント：時間単位の数を限定する８ビット・バイト場
所の数ＣＣＷＩは第１の実施例と同じ態様でチャネルに
よって処理される。

ＣＣＷ２が主記憶からチャネルへ転送されるとき、チャ
ネルはＣＣＷ２中のコマンド・コードを制御装置へ転送
し、制御装置はそれを第２形式のカウント・ダウン・コ
マンドと同様に解読し、そして時間単位の数を限定する
所の８ビット・バイトを主記憶からチャネルへ転送する
ことをチャネルに要求する。チャネルはＣＣＷ２のデー
タ・アドレス区域及びカウント区域中のビットによって
指定されるアドレスの内容をチャネルへ転送することを
主記憶に要求する。これらのバイトを受取った後に制御
装置はそれをカウント・ダウン・カウンタ中へ装填する
が、これらのカウントはその後前述のように減算される
ことになろう。主記憶から遠隔データ局へ２つのデータ
・ブロックを送るために本発明はどのように使用される
かが説明されたので、次に２ミｎ＜Ｎのとき僅かｎ個の
主記憶領域を使用するだけで多量（Ｎ個）のデータ・ブ
ロックを送るために使用しうる方法について説明しよう
。

下記に示される実例において、僅か２つの主記憶領域を
使用するだけでどのようにしてＮ個のブロックが伝送さ
れるかを示そつｏＮ個のデータ・ブロックを送るために
、適用プログラムは５個のチャネル・コマンド・ワード
ＣＣＷＩ乃至ＣＣＷ５を準備する。

それらの内容は下記の表に示す通りである。１であるフ
ラグだけが表中に示されている。

チャネル切替え（ｔｒａｎｓｆｅｒ−ｌｎ−ｃｈａｎｎ
ｅｌ、ＴＩＣと略記）コマンド‘まチャネルによって取
出され且つ使用されるべき次のＣＣＷのアドレスを指定
する。このコマンドは現在のＣＣＷのアドレスにすぐ続
くＣＣＷアドレスに位置しない所のＣＣＷの実行を開始
する。伝送されるべき最初の２つのデータ・ブロックは
主記憶領域１及び２の中に位置すること、及び残りのデ
ータ・ブロックはそのコンピュータに接続された外部記
憶中に記憶されていることを仮定する。

適用プログラムはＣＣＷＩのアドレスをＣＡＷのアドレ
ス区域中に置く。ＣＣＷＩが実行され、ＣＣＷ２は主記
憶から取出される態様は本発明の第１の実施例と関連し
て説明された通りである。ＣＣＷ２がチャネ′ルに記憶
されてしまった後で、チャネルはそれを実行し始めると
同時にＰＣＩフラグの値を検査する。

このビットは“１”であるので、チャネルは中断要求線
１４のレベルを高める。ＣＰＵが中断線１ １のレベル
を高めたとき、チャネルはＰＣＩ状態を表示したチャネ
ル状態ワード（ＣＳＷ）を主記憶中に置く。この状態は
適用プログラムによって検出され、かくてＣＣＷＩが実
行され終ったこと則ち第１のデータ・ブロックが伝送さ
れ終えたことと、主記憶領域１が今や使用可能になって
いることが報告される。それから適用プログラムは外部
記憶（図示せず）に接続されたチャネルに対し、外部記
憶から主記憶領域１へ転送されるべき第３のデータ・ブ
ロックが供給されることを要求する。適用プログラムは
第３のデータ・フロックの長さを主記憶中のＣＣＷＩの
カウント区域に置き且つ、ＣＣＷ４中のＣＣフラグを‘
‘１”にセットする。その間にＣＣＷ２及びＣＣＷ３が
実行され、そしてＣＣＷ４がチャネルへ転送される。

チャネルはＣＣＷ４の実行を開始し、ＰＣＩフラグが“
１”であることを判定し、そして中断を要求する。適用
プログラムはそれに基づいて第４番目のデータ・フロッ
クが外部記憶から主記憶領域２へ転送されることとなり
、そして主記憶中のＣＣＷ４のカウント区域を更新する
。チャネルに記憶されたＣＣＷ４の実行が完了したとき
、即ち第２のデ−夕・ブロックが伝送されてしまったと
き、チャネルはＣＣフラグの値を検査する。

もしもこのビットが“０”であるならば、これは第３の
データ・ブロックの領域１への転送がまだ完了していな
いことを意味し、伝送動作は打切られる。もしもこのビ
ットが“１”であるならば、チャネルはＣＣＷ５を転送
してくれるように主記憶に要求する。ＴＩＣコマンドを
検出するとチャネルはＣＣＷ１（そのアドレスはＣＣＷ
５に収容されている）を転送するように主記憶に要求す
る。チャネルは再びＣＣＷＩを実行して第３のデータ・
フロックが転送される結果をもたらし、次にＣＣＷ２を
実行することによって第５のデータ・ブロックが外部記
憶から主記憶領域２へ転送されるようにし、このような
処理をＮ個すべてのデータ・ブロックが伝送されてしま
うまで続ける。ｎ個の主記憶領域が使用されているとき
は、この領域が空になるや否や（ｎ＋１）番目のデータ
・ブロックが外部記憶から記憶領域１へ転送され、以下
同様な転送が行なわれる。次に第６図を参照すると、そ
こには第１図のチャネル７の実施例が示されている。

第６図に図示されたチャネルはフランス特許第１４５２
６２５号明細書に開示されたものの簡略形式のものであ
る。主記憶データ出力母線１８はゲートＧＩを介してカ
ウント・レジスタ３１、データ・アドレス・レジスタ３
２、コマンドこアドレス・レジスタ３３、フラグ・ビッ
ト・レジスタ３４、及びコマンド・コード・レジスタ３
５へ接続されている。レジスタ３２及び３３の出力は夫
々１組のゲートＧ２及びＧ３を介して主記憶データ入力
母線１６へ接続されている。レジス夕３１及び３３の出
力は１組のゲートＧ４及びＧ５を介して主記憶アドレス
母線１５上へ夫々接続されている。レジスタ３１の出力
は更に符号解読器３６へ接続されており、後者はしジス
タ３１の内容がゼロであるとき線３７上に信号を供給す
る。母線１８は更に、出力母線２５へ接続された出力を
有する所のデータ・バッファ３８へゲートＧ６を介して
接続されている。チャネル状態レジスタ３９はゲートＧ
７を介して母線１５へ接続された出力を有する。レジス
タ３５の出力はしジスタ３５に記憶されたコマンド・コ
ードが書込みコードであるときは線４１上に信号を供給
する符号解読器４０へ接続され、更にゲートＧ８を介し
て出力母線２５へも接続されている。アドレス母線８は
比較器４２の入力へ接続されると共に、比較器４２の他
の入力へゲートＧＩＯを介して接続された出力を有する
所の装置アドレス・レジスタ４３の入力へゲートＧ９を
介して接続されている。比較器４２はその２つの入力が
同じであるとき線４４上に一致信号を供給する。レジス
タ４３の入力はゲートＧＩＩを介して入力母線２０へも
接続されている。レジスタ４３の出力は更にゲートＧＩ
２を介して出力母線２５へも接続されている。論理制御
回路４５は入力として線９乃至１１，１９，２１乃至２
４及び３７と、母線４６を経由して状態レジスタ３９の
内容と、書込み線４１と、一致線４４と、図示されてい
ない線を介してレジスタ３４に記憶されたフラグ・ビッ
トとを受取る。回路４５の出力は線１２，１３，１４，
１７，２６乃至２９及びゲートＧＩ乃至ＧＩ２の制御線
（図示せず）より成る。第６図に示された装置の動作は
既に動作が説明された本発明の第１の実施例を参照して
説明される。

チャネルによって達成される伝送動作の始めにおいて、
ＣＰＵ６は線９及び１０のレベルを高め、アドレス母線
８上に装置アドレスを贋く。制御回路４５は母線１６上
に存在するチャネル状態情報ばかりか線９及び１０の状
態をも検出し、もしもそのチャネルがビジイでないなら
ば、００のような適宜の状態コードを状態線１２及び１
３上に置き、ゲートＧ９の制御線のレベルを高めてそれ
を動作可能にする。母線８上に存在する装置アドレスは
かくて装置アドレス・レジスタ４３及び比較器４２の入
力レジスタ（図示せず）へ装填される。すると回路４５
は書込み要求線１７及びゲートＧ３の制御線のレベルを
高め、それによってコマンド・アドレス・レジスタ３３
に収容されたＣＡＷのアドレスが主記憶データ入力母線
１６上に置かれるようにする。主記憶５が受取り線１９
を高めたとき、回路４５はゲートＧＩの制御線を高め、
そしてアドレスＣＡＷ中に収容されたアドレス（そのア
ドレスは主記憶データ出力母線１８上で入手可能）がレ
ジスタ３３に記憶される。そして回路４５は書込み要求
線１７及びゲートＧ３の制御線を高め、且つレジスタ３
３に記憶されたアドレスを母線１６上に置く。受取り線
１９を高めることによって主記憶が応答したとき、回路
４５はゲートＧＩの制御線を高め、そして母線１８上に
存在するＣＣＷＩのコマンド・コード区域、データ・ア
ドレス区域、フラグ区域及びカウント区域の内容が夫々
レジスタ３５，３２，３４及び３１に記憶される。その
後、回路４５はアドレスＯＵＴ線２７、選択ＯＵＴ線２
９及びゲートＧ１２の制御線を高め、それによってレジ
スタ４３中の装置アドレスが出力母線２５上に置かれる
ように仕向ける。制御装置２がオベレーショナルＩＮ線
２１及びアドレスＩＮ線２２を高めたとき、回路４５は
ゲートＧＩＩの制御線を高め、それによって入力母線２
０上のアドレスがレジスタ４３に記憶されるようにする
。そして回路４５はゲートＧＩＯの制御線を高め、制御
装置２によって供給される装置アドレスがＣＰＵによっ
て提供されそして比較器４２の入力レジスタにおいて入
手可能なアドレスと比較される。もしもこの２つのアド
レスが同じであるならば比較器４２は一致線４４を高め
る。回路４５は線４４の状態を検出してコマンドＯＵＴ
線２６及びゲートＧ８の制御線を高め、それによりコマ
ンド・コードが出力母線２５上に置かれるようにする。
制御装置が状態ＩＮ線２３を高めたとき回路４５はゲー
ト（図示せず）の制御線を高め、そして入力母線上に存
在する状態情報がチャネル状態レジスタ３９に装填され
る。回路４６は適宜のコードを状態線１２及び１３上に
置くことによってこの状態情報に応答する。第１のデー
タ・ブロックの伝送が今や始まる。制御装置２がサービ
スＩＮ線２２を高めたとき、制御回路４５は書込み要求
線１７及びゲートＧ２の制御線を高め、それによってデ
ータ・アドレス・レジスタ３２に収容されたアドレスが
母線１６上に置かれるようにする。主記憶５が受取線１
９を高めることによって応答したとき回路４５はゲート
Ｇ６の制御線を高め、かくて要求された８ビット・バイ
トがバッファ・レジスタ３８を介して出力母線２５上に
置かれることを可能ならしめて、レジスタ３１及び３２
の内容が手段（図示せず）によって夫々１宛減少及び増
加されるようにし、且つサービスＯＵＴ線を高める。第
１のデータ・ブロックの他の８ビット・バイトが同じ態
様で転送される。レジスタ３１の内容がゼ〇になったと
き符号解読器３６は線３７を高め、そしてサービスＩＮ
線２４を高めることにより、制御装置２が他の８ビット
・バイトを要求したとき制御回路４５はコマンドＯＵＴ
線２６を高め、それによって制御装置に対して停止状態
を信号する。

チャネルによって受取られたときチャネルＥＮＤ状態及
び装置ＥＮＤ状態が状態レジスタ３９に記憶にされる。
これらの状態を検出すると回路４５はＣＣフラグ及びＰ
ＣＩフラグの値を検査する。もしもＣＣフラグ・ビット
が“１”であるなら、回路４５は前もって８だけ増加さ
れているレジスタ３３の内容（ＣＣＷは８個の８ビット
・バイトの長さを持つ）を主記憶アドレス母線１５上に
置く。

もしもＣＣフラグ・ビットが“０”であるならば、又は
もしもＰＣＩフラグ・ビットが“１”であるならば、回
路４５は中断要求線１４を高める。ＣＰＵが中断線１１
を高めたとき回路４５はゲートＧ４，Ｇ５及びＧ７の制
御線を高め、それによってＣＳＷに置かれるべき主記憶
データ入力母線１６へレジス夕３１，３３及び３９の内
容を転送せしめる。次に第７図を参照すると、第１図の
制御装置２の実施例が示されている。第７図に示された
制御装置は本発明を組込むのに適したＩＢＭ２７０１デ
ー夕・アダプタ装置の簡略型である。ＩＢＭ２７０１デ
ータ・アダプタ装置の詳細は例えば田Ｍ社発行の文献「
Ｃｏｍｐｏｎｅｎｔ Ｄｅｓｃｒｉｐｔｉｏｎ：ｍＭ
ＤａｔａＡｄａｐｔｅｒＵｎｉｔ」Ｆｉｌｅ Ｎｏ．２
７０１−０２、Ｆｏｒｍ ＧＡ２２一６８６４一５を参
照されたい。チャネル７からの出力母線２５はゲートＧ
２０乃至Ｇ２３を介して夫々比較器５０の一方の入力へ
、コマンド・コード・レジスタ５１へ、カウント・ダウ
ン・カウンタ５２へ、そして直列化器レジスタ５３へ接
続される。

アドレス発生器５４の出力は比較器５０の他方の入力へ
接続されると共に、ゲートＧ２４を介してチャネル入力
母線２０へ接続される。入力母線２川まゲートＧ２５を
介して状態レジスタ５５の出力へも接続されている。レ
ジスタ５１の出力は、関連のコマンドが第１の形式のカ
ウント・ダウン・コマンドであるときには線５７上に１
つの信号を、そのコマンドが第２の形式のカウント・ダ
ウン・コマンドであるときには線５８上の他の信号を供
給する所の符号解読器５６へ接続されている。線５７は
ゲートＧ２６の制御入力へ接続され、そのゲートはしジ
スタ５１に収容された６個の下桁ビットをも入力として
受取る。ゲートＧ２６の出力はカウント・ダウン・カウ
ンタ５２へ接続され、そのカゥンタはクロック５９から
入力パルスを受取る。カウンタ５２はゼロの計数値のと
き線６０上に信号を出す。

順序発生器６１の出力はゲートＧ２７を介してＯＲゲー
ト６２の入力へ接続され、そのゲートの他の入力は直列
化器５３の出力へ接続されている。ＯＲゲート６２から
の出力は線４に乗せて伝送するためモデム３へ送られる
（第１図参照）。順序発生器６１はフレーム非限定順序
を発生し終った後で線６３上に信号を出す。直列化器５
３はそのレジスタの内容がゼロであるとき線６４上に信
号を出す。論理制御回路６５は入力として線２６乃至２
９，５８，６０，６３，６４、比較器５０からの出力線
６６、及び符号解読器５６からの出力線５８を受取る。
回路６５からの出力は線２１乃至２４と、ゲートＧ２０
乃至Ｇ２５，Ｇ２７の制御線（図示せず）などである。
第７図の装置の動作について以上の説明と関連して説明
される。この制御装置はチャネル７がアドレスＯＵＴ線
２７及び選択ＯＵＴ線２９を高め且つ出力母線２５上に
装着アドレスを置いたとき働かされる。

制御回路６５は線２７及び２９の状態を検出し且つゲー
トＧ２０の制御線を高め、それによって母線２５上に存
在する装置アドレスが比較器５川こ供給されうるように
して装置５４が発生した装置アドレスと比較される。も
しも２つのアドレスが一致すると、比較器５０は線６６
を高め、回路６５はオベレーショナルＩＮ線２１及びア
ドレスＩＮ線２２と共にゲートＧ２４の制御線を高める
ことによって応答し、かくて装置５４によって発生され
た装置アドレスを入力母線２０上に置く。チャネル７が
コマンドＯＵＴ線２６を高め且つコマンド・コードを出
力母線２５上に置いたとき、回路６５はゲートＧ２１の
制御線を高め、それによってそのコマンド・コードをレ
ジスタ５１へ転送する。符号解読器５６が書込みコマン
ド・コードを検出すると制御回路６５へ信号し、制御回
路６５はゲートＧ２７の制御線を高める。順序発生器６
１はフレーム無限定順序を発生しそれがＯＲゲート６２
を介してモデムへ送られる。そのとき回路６５はサービ
スＩＮ線２４及びゲートＧ２３の制御線を高める。伝送
されるべきデータ・ブロックの最初の８ビット・バイト
がチャネルによって出力母線２５上に置かれてしまった
後で、このバイトは直列化器５３のレジスタ中に記憶さ
れ、その後ビット伝送率でビット直列的にモデムへ送ら
れる。そのレジスタの内容がゼロであるとき、直列化器
５３は線６４を高め、回路６５が再びサービスＩＮ線２
２及びゲートＧ２３の制御線を高めて第２の８ビット・
バイトの伝送を可能ならしめ、以下同様に行なわれる。
回路６５が線２２を高め且つチャネルがコマンドＯＵＴ
線２６を高めることにより応答し、それによって停止を
表示したとき、回路６５はゲートＧ２７の制御線を高め
そして発生器６１はフレーム無限定順序及びフレーム検
査順序を発生する。これらの順序が伝送されてしまった
後で、回路６５は状態ＩＮ線２３及びゲートＧ２５の制
御線を高めることにより、チャネルＥＮＤ及び装置ＥＮ
Ｄの状態が置かれている所の状態レジスタ５５の内容が
入力母線２０へ転送されうるようにする。符号解読器５
６がカウント・ダウン・コマンド・コードＡＡＡＡＡＡ
ＩＩを検出したとき、ケーートＧ２６を制御する線５７
を高め、そのコードの６個のＡビットがカウント・ダウ
ン・カウンタ５２中へ装填される。

カウンタ５２の計数はオツシレータ５９によって発生さ
れたパルスの制御を受けて減数され、それがゼロになっ
たときカゥン外ま線６０を高める。回路６５は線６０の
状態を検出して状態ＩＮ線２３及びゲートＧ２５の制御
線を高め、それによってチャネルＥＮＤ及び装置ＥＮＤ
状態が置かれている所の状態レジスタ５５の内容が入力
母線２０へ転送されることを許容する。符号解読器５６
が第２の形式カウント・ダウン・コマンド・コードを検
出したとき回路６５に信号を与え、後者はサービスＩＮ
線２４及びゲ−トＧ２２の制御線を高める。

チャネル７が相次ぐデータ・ブロック間の時間単位の数
を限定する最初の８ビット・バイトを出力母線２５上に
置いたとき、このバイトはカウント・ダウン・カウンタ
５２中に装填される。回路６５は次の８ビット・バイト
を要求するためサービス州線２４を再び高め、その８ビ
ット・バイトは次にカウンタ５２中に装填され、以下同
様に行なわれる。回路６５がサービスＩＮ線２４を高め
、そしてデータ・フロック間の時間間隔を形成する時間
単位の数が、填され終ったことを表示する所のコマンド
ＯＵＴ線２６を高めることによってチャネルが応答した
とき、カウント・ダウン・カウンタの計数は減数され始
める。そのカウンタがゼロの計数値になったとき、チャ
ネルＥＮＤ及び装置ＥＮＤ状態が前述のようにチャネル
へ転送される。

【図面の簡単な説明】

第１図は本発明のデータ局を示す図、第２図はスタート
１／０命令のフオーマツトを示す図、第３図はチャネル
・コマンド・ワード（ＣＣＷ）のフオーマツトを示す図
、第４図はチャネル・アドレス・ワード（ＣＣＷ）のフ
オーマツトを示す図、第５図はチャネル状態ワード（Ｃ
ＳＷ）のフオーマットを示す図、第６図は第１図のチャ
ネル７の実施例、第７図は第１図の制御装置２の実施例
である。 １……コンピュータ、２……フロントエンド・コミュニ
ケーション装置、３・…・・モデム、４・・・・・・伝
送線、５・・・・・・主記憶、６・・・・・・ＣＰＵ、
７・・・・・・チャネル、８……アドレス母線、９……
スタート線、１０・・・・・・チャネル選択線、２０…
・・・母線、２１…・・・オベレーショナルＩＮ線、２
２・・・・・・アドレスＩＮ線、２３・・・・・・状態
ＩＮ線、２４・・・・・・サービスＩＮ線、２５・・・
・・・母線、２６・・・・・・コマンドＯＵＴ線、２７
…・・・アドレスＯＵＴ線、２８・・・・・・サービス
ＯＵＴ線、２９・・・・・・選択ＯＵＴ線。 ＦＩＧ．ｌＦＩＧ．２ＦＩＧ．３ Ｆ・Ｇ．４ ＦＩＧ．５ ＦＩＧ．６ ＦＩＧ．７

Claims (1)

【特許請求の範囲】
1. １ フロントエンド・コミユニケーシヨン装置を介して
   伝送媒体へ接続されたコンピユータを有し、間隔を置い
   て相互に離隔されたデータ・ブロツクを伝送する形式の
   コミユニケーシヨン・システムにおいて、 上記コンピ
   ユータに配設され、第１のデータ・ブロツクをフロント
   エンド・コミユニケーシヨン装置へ送る手段と、 上記
   フロントエンド・コミユニケーシヨン装置に配設され、
   上記第１のデータ・ブロツクを伝送媒体へ送る手段と、
   上記フロントエンド・コミユニケーシヨン装置に配設
   され、上記第１のデータ・ブロツクが伝送され終つたこ
   とを表示する第１の表示をコンピユータへ送る手段と、
   上記コンピユータに配設され、上記第１のデータ・ブ
   ロツクの伝送と第２（次）のデータ・ブロツクの伝送と
   の間を離隔するための時間間隔を選択的に指定するコマ
   ンドを、上記第１の表示に応答してフロントエンド・コ
   ミユニケーシヨン装置へ送る手段と、 上記フロントエ
   ンド・コミユニケーシヨン装置に配設されたタイミング
   手段と、 上記フロントエンド・コミユニケーシヨン装
   置に配設され上記コマンドを解読し且つ上記タイミング
   手段を作動させて、上記コマンドによつて選択的に指定
   された時間間隔と等しい時間間隔を決定する手段と、
   上記フロントエンド・コミユニケーシヨン装置に配設さ
   れ、上記タイミング手段によつて決定された時間間隔が
   満了したとき第２の表示をコンピユータに送る手段と、
   上記コンピユータに配設され、上記第２の表示に応答
   して第２のデータ・ブロツクをフロントエンド・コミユ
   ニケーシヨン装置へ送る手段とを備え、上記コマンドに
   よつて選択的に指定された時間間隔の満了後に後続のデ
   ータ・ブロツクを伝送するようにしたデータ・ブロツク
   間の時間間隔長制御方式。