JPH0311848A - 通信制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はデータ処理システムに用いられる通信制御装置
に関し、特に通信制御装置が受信する受信データのダイ
レクトメモリアクセス（ＤＭＡ）転送及び受信終了ステ
ータスの制御に関する。

［従来の技術］ 従来、この種の通信制御装置では１回線接続部で受信さ
れた受信データをＤＭＡ転送によって共通制御部のロー
カルメモリの受信データバッファに入力しており１その
後、ＤＭＡ転送終了割込み及び受信終了割込みを発生し
、これによって共通制御部のマイクロプロセッサが回線
接続部のＤＭＡ転送終了割込みステータス及び受信終了
割込みステータスを読取り、ＤＭＡ転送が正常終了か異
常終了かをチエツクしている。

［発明が解決しようとする課題］ 上述のように従来の通信制御装置が１回線接続部に、受
信された受信データをＤＭＡ転送により。

共通制御部のローカルメモリの受信データバッファに入
力した後、ＤＭＡ転送終了割込み及び受信終了割込みの
２種類の割込みが発生し、共通制御部のマイクロプロセ
ッサが３回線接続部のＤＭＡ転送終了割込みステータス
及び受信終了割込みステータスを読取り、正常終了か異
常終了かをチエツクしているから１割込み発生後の割込
み処理が複雑になる。さらに１割込み発生処理のために
オーバーヘッドの発生処理時間のオーバーヘッドの発生
があり、処理効率及び処理性能に悪影響があるという問
題点がある。

本発明の［］的は処理性能及び処理効率に悪影響を及ぼ
すことのない通信制御装置を提供することにある。

［課題を解決するための手段］ 本発明によれば、それぞれ通信回線に接続された複数の
回線接続部と、ローカルメモリを備え。

前記回線接続部を制御する共通制御部とを有す°る通信
制御装置において、前記回線接続部は受信データの開始
フラグ検出後８該受１８データをＤＭＡ転送により、前
記ローカルメモリに入力する第１の入力手段と、前記受
信データの終了フラグ検出後、前記受信データに連続し
て受信終了ステータスバイトを付加してＤＭＡ転送によ
り、前記ローカルメモリに入力する第２の手段とを有し
ていることを特徴とする通信制御装置が得られる。

［実施例コ 次に本発明について実施例によって説明する。

第１図を参照して、ｌはホスト中央処理装置、２は人出
力チャネルコント［７−ラ、３は通信制御装置７４は共
通制御部、５−１・・・５−ｎは回線接続部、１００は
入出）ｊチャネル、２０１−１・・・２０１−２　ｎは
通信回線である。つまり８第２図に示すように８通信制
御装置３は共通制御部４及び回線接続部５−１，５−２
．・・・、５−ｎを備えており、４（逆制御部４は共通
バス２００によって回線接続部５−１．・・・、５−ｎ
と接続されている。

ここで第３図に通信制御装置３を詳細に示す。

ここでは、簡略化のため１回線接続部５−１のみを示す
。第３図も参照１．で、共通制御部４はマイクロプロセ
ッサ６、ローカルメモリ７、及び割込受付回路８を備え
ており１回線接続部５−１はＤ　Ｍ　Ａカウントレジス
タ９．マルチプレクサ１０゜Ｄ　Ｍ　Ａアドレスレジス
タ１１．受信バッファレジスタ１２．受信終了ステータ
スレジスタ１３．受信シフトレジスタ１４．受信ＤＭＡ
転送終了割込回路１５．ＤＭＡ転送要求制御回路１６、
開始／終了フラグ険出回路１７．受信データ線５００゜
及び受信クロック線６００を備えている。また。

共通バス２００は、アドレスバス３００及びデータバス
４００を有している。

回線接続部５−１・・・５−ｎは各々同じ構成であり、
優先順位の高いもの程、若い番号が割当てられている。

各回線接続部５−１・・・５−ｎは３通信回線２０１−
１・・・２０１−２ｎを各々２回線ずつ収容する。

受信データ線５００及び受信クロック線６００を介して
受信データ及び受信クロックが通信回線より受信シフト
レジスタ１４に入力され、ここで。

８ビット単位の文字に組立てられてから受信バッファレ
ジスタ１２に入力される。これらの受信デー、夕は共通
制御部４のローカルメモリ７内の受信データバッファに
一時蓄積されてから、入出力チャネル１００を経由し、
ホスト中央処理装置１へ転送される。

受信データは、１フレ一ム単位で１通信回線を介して相
手装置（図示せずンとの間でやりとりされる。受信動作
開始前に、マイクロプロセッサ６によりＤＭＡカウント
長がＤＭＡカウントレジスタ９に、受信データバッファ
の開始アドレスがＤＭＡアドレスレジスタ１１にセット
される。

受信シフトレジスタ１４の出力を開始／終了フラグ検出
回路１７が受けで、開始フラグを検出すると、その後に
続く受信データを受信バッファレジスタ１２に格納し、
ＤＭＡ転送要求制御回路１６が動作して９割込受付回路
８へ受信Ｄ　Ｍ　Ａ要求が出される。割込受付回路８に
より受信ＤＭＡ要求が受付けられると、受信バッファレ
ジスタ１２内の受信データはマルチプレクサ１０を介し
てデータバス４００経由で、ＤＭＡアドレスレジスタ１
１により指定されたローカルメモリ７内の受信データバ
ッファに格納される。

ＤＭＡカウント長の初期値は１フレームの受信動作開始
毎に最大値のＦ’ＦＦＦ（１６進ンにセットされる。受
信Ｄ　Ｍ　Ａにより１バイト転送される毎に、ＤＭＡカ
ウント長は−１される。１フレーム長はＤＭＡカウント
長の最大値に等しいかをそれ以下に設定されている。

開始／終了フラグ検出回路１７か終了フラグを検出する
と、マルチプレクサ１０への人力か受信終了ステータス
レジスタ１３側に切替えられ、最後の受信データの後に
続いて、受信終了ステータスがローカルメモリ７内の受
信データバッファへＤＭＡ転送される。受信終了ステー
タスがＤＭＡ転送されると、受信ＤＭＡ転送終了割込回
路１５が起動され、受信ＤＭＡ転送終了割込みが発生し
、この割込みが割込受付回路８を介してマイクロプロセ
ッサ６へ通知される。この際、ローカルメモリ７内の受
信データバッフｌをアドレスするＤ　Ｍ　Ａアドレスレ
ジスタ１１内のＤ〜ＩＡアドレスは、ＤＭＡカウントレ
ジスタ９内のＤＭＡカウント長の−１デイクリメント動
作と連動して、＋１インクリメントされる。マイクロプ
ロセッサ６は受信ＤＭＡ転送終了割込み検出後、受信デ
ータバッファ内の受信終了ステータスをチエツクするこ
とにより正常終了か異常終了かを確認し１次の動作を続
行する。

［発明の効果］ 以上説明したように本発明では１通信制御装置動作の終
了ステータスか受信データバッファ内の受信データの最
後に格納されるため、ＤＭＡ転送終了割込み後、続いて
、受信終了割込みが発生しなくても、つまり、ＤＭＡ転
送終了割込みのみの発生で受信データベラフッ内の受信
終了ステータスをチエツクすることができ１余分な割込
み発生。

及び割込み処理を不要とし１割込み処理の単純化性能改
善に効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すシステム構成図、第２
図は、第１図の通信制御装置の構成を示すブロック図、
第３図は第２図の通信制御装置を詳細に示すブロック図
である。 １・・・ホスト中央処理装置、２・・・人出力チャネル
コントローラ、３・・・通信制御装置、４・・・共通１
．す両部、５・−・１〜５−　ｎ・・回線接続部、６・
・・マイクロプロセッサ、７・・・ローカルメモリ、８
・・・割込受付回路９．９．・・ＤＭ、Ａカウントレジ
スタ、１０・・マルチプレクサ、１１・・・Ｄ　Ｍ　Ａ
アドレス、レジスタ。 １２・・・受信バッファレノスタ、１３・・・受信終了
ステータス、レジスタ、１４・・・受信シフトレジスタ
、１５・・・受信ＤＭＡ転送終了割込回路、１６・・・
ＤＭＡ転送要求制御回路、１７・・・開始／終了フラグ
検出回路、１００・・・入出力チャネル、２００・・・
共通バス、３００・・・アドレスバス、４００・・・デ
ータバス。

Claims (1)

【特許請求の範囲】
1. １、それぞれ通信回線に接続された複数の回線接続部と
   、ローカルメモリを備え、前記回線接続部を制御する共
   通制御部とを有する通信制御装置において、前記回線接
   続部は受信データの開始フラグ検出後、該受信データを
   ＤＭＡ転送により、前記ローカルメモリに入力する第１
   の入力手段と、前記受信データの終了フラグ検出後、前
   記受信データに連続して受信終了ステータスバイトを付
   加してＤＭＡ転送により前記ローカルメモリに入力する
   第２の手段とを有していることを特徴とする通信制御装
   置。