JPH02224542A - 通信制御装置 - Google Patents
通信制御装置Info
- Publication number
- JPH02224542A JPH02224542A JP4588589A JP4588589A JPH02224542A JP H02224542 A JPH02224542 A JP H02224542A JP 4588589 A JP4588589 A JP 4588589A JP 4588589 A JP4588589 A JP 4588589A JP H02224542 A JPH02224542 A JP H02224542A
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- reception
- dma
- interrupt
- dma transfer
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- Pending
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- 238000004891 communication Methods 0.000 title claims description 23
- 238000001514 detection method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Small-Scale Networks (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理システムにおける通信制御に利用す
る。本発明は通信制御装置の受信データのＤＭＡ転送お
よび受信終了ステータスの制御に関する。
る。本発明は通信制御装置の受信データのＤＭＡ転送お
よび受信終了ステータスの制御に関する。
本発明は通信回線とホスト中央処理装置に接続された通
信制御装置において、 通信制御受信動作の終了ステータスを受信データの最後
に付加し、ＤＭＡ転送終了割込みを確認した後に受信割
込みが発生しなくても、ＤＭＡ転送終了割込みのみの発
生によって受信終了ステータスをチエツクできるように
することにより、余分な割込み発生をなくし、割込み処
理を単純化して性能を向上させるようにしたものである
。
信制御装置において、 通信制御受信動作の終了ステータスを受信データの最後
に付加し、ＤＭＡ転送終了割込みを確認した後に受信割
込みが発生しなくても、ＤＭＡ転送終了割込みのみの発
生によって受信終了ステータスをチエツクできるように
することにより、余分な割込み発生をなくし、割込み処
理を単純化して性能を向上させるようにしたものである
。
従来、この種の通信制御装置は回線接続部内に受信され
た受信データをＤＭＡ転送により共通制御部内のローカ
ルメモリの受信データバッファに入力後ＤＭＡ転送終了
割込みおよび受信終了割込みが発生し、共通制御部内の
マイクロプロセッサが回線接続部内にあるＤＭＡ転送終
了割込みステ−タスおよび受信終了割込みステータスを
読取り、正常終了か異常終了かをチエツクしていた。
た受信データをＤＭＡ転送により共通制御部内のローカ
ルメモリの受信データバッファに入力後ＤＭＡ転送終了
割込みおよび受信終了割込みが発生し、共通制御部内の
マイクロプロセッサが回線接続部内にあるＤＭＡ転送終
了割込みステ−タスおよび受信終了割込みステータスを
読取り、正常終了か異常終了かをチエツクしていた。
上述した従来の通信制御装置は、割込み発生後の割込み
処理が複雑になり、かつ割込み発生処理のためのオーバ
ヘッドや処理効率、処理時間のオーバヘッドがあり処理
性能に影響する欠点がある。
処理が複雑になり、かつ割込み発生処理のためのオーバ
ヘッドや処理効率、処理時間のオーバヘッドがあり処理
性能に影響する欠点がある。
本発明はこのような欠点を除去するもので、割込み処理
を単純化し、処理性能を向上させることができる装置を
提供することを目的とする。
を単純化し、処理性能を向上させることができる装置を
提供することを目的とする。
本発明は、人出力チャネル線を介してホスト中央処理装
置に接続された共通制御部を備えた通信制御装置におい
て、前記回線接続部内に受信された受信データをＤＭＡ
転送により前記共通制御部内の前記ローカルメモリの受
信データバッファに入力する手段と、受信データの最後
に連続して受信終了ステータスバイトを付加してＤＭＡ
転送により前記ローカルメモリの受信データバッファに
入力する手段とを備えたことを特徴とする。
置に接続された共通制御部を備えた通信制御装置におい
て、前記回線接続部内に受信された受信データをＤＭＡ
転送により前記共通制御部内の前記ローカルメモリの受
信データバッファに入力する手段と、受信データの最後
に連続して受信終了ステータスバイトを付加してＤＭＡ
転送により前記ローカルメモリの受信データバッファに
入力する手段とを備えたことを特徴とする。
〔作用〕
回線接続部内に受信された受信データをＤＭＡ転送によ
り共通制御部内のローカルメモリの受信データバッファ
に入力するときに、受信データの最後に連続して受信終
了ステータスバイトを付加してＤＭＡ転送により入力す
る。
り共通制御部内のローカルメモリの受信データバッファ
に入力するときに、受信データの最後に連続して受信終
了ステータスバイトを付加してＤＭＡ転送により入力す
る。
すなわち、通信制御受信動作の終了ステータスをローカ
ルメモリの受信データバッファ内の受信データの最後に
付加し、ＤＭＡ転送終了割込みを確認した後に受信終了
割込みが発生しなくてもＤＭＡ転送終了割込みのみの発
生によって受信終了ステータスをチエツクする。
ルメモリの受信データバッファ内の受信データの最後に
付加し、ＤＭＡ転送終了割込みを確認した後に受信終了
割込みが発生しなくてもＤＭＡ転送終了割込みのみの発
生によって受信終了ステータスをチエツクする。
これにより余分な割込み発生および割込み処理が不要と
なり、割込み処理の単純化と性能の改善を行うことがで
きる。
なり、割込み処理の単純化と性能の改善を行うことがで
きる。
次に本発明実施例について図面を参照して説明する。第
１図は本発明実施例の全体構成を示すブロック図である
。本発明実施例は、人出力チャネルコントローラ２を備
えたホスト中央処理装置１に人出力チャネル線１００を
介して通信制御装置３が接続され、通信制御装置３は共
通制御部４と、通信回線２０１−１〜２０１−ｎにそれ
ぞれ接続された回線接続部５−１〜５−ｎを備える。
１図は本発明実施例の全体構成を示すブロック図である
。本発明実施例は、人出力チャネルコントローラ２を備
えたホスト中央処理装置１に人出力チャネル線１００を
介して通信制御装置３が接続され、通信制御装置３は共
通制御部４と、通信回線２０１−１〜２０１−ｎにそれ
ぞれ接続された回線接続部５−１〜５−ｎを備える。
第２図は本発明実施例の通信制御装置３の構成を示すブ
ロック図であり、共通制御部４と回線接続Ｂ５−１〜５
−ｎとは共通バス２００により接続される。
ロック図であり、共通制御部４と回線接続Ｂ５−１〜５
−ｎとは共通バス２００により接続される。
第３図は本発明実施例の第２図に示す共通制御部４およ
び回線接続部５−１〜５−ｎの構成の詳細を示す図であ
る。ここでは説明を簡略にするために回線接続部は５−
１のみを示す。
び回線接続部５−１〜５−ｎの構成の詳細を示す図であ
る。ここでは説明を簡略にするために回線接続部は５−
１のみを示す。
共通制御部４はマイクロプロセッサ６と、ローカルメモ
リ７と、割込受付回路８とを備える。回線接続部５−１
はＤＭＡカウントレジスタ９と、マルチプレクサ１０と
、ＤＭＡアドレスレジスタ１１と、受信バッファレジス
タ１２と、受信終了ステータスレジスタ１３と、受信シ
フトレジスタ１４と、受信ＤＭＡ転送終了割込回路１５
と、ＤＭＡ転送要求制御回路１６とを備え、受信シフト
レジスタ１４には受信データ線５００および受信クロッ
ク線６００が接続され、この受信データ線５００および
受信クロック線６００には図外の送信側の関連制御回路
が接続される。共通バス２００はアドレスバス３００
と、データバス４００ とを含む。
リ７と、割込受付回路８とを備える。回線接続部５−１
はＤＭＡカウントレジスタ９と、マルチプレクサ１０と
、ＤＭＡアドレスレジスタ１１と、受信バッファレジス
タ１２と、受信終了ステータスレジスタ１３と、受信シ
フトレジスタ１４と、受信ＤＭＡ転送終了割込回路１５
と、ＤＭＡ転送要求制御回路１６とを備え、受信シフト
レジスタ１４には受信データ線５００および受信クロッ
ク線６００が接続され、この受信データ線５００および
受信クロック線６００には図外の送信側の関連制御回路
が接続される。共通バス２００はアドレスバス３００
と、データバス４００ とを含む。
次に、このように構成された本発明実施例の動作につい
て説明する。回線接続部５−１〜５−ｎは各々同じよう
に構成され、優先順位の高いもの程若い番号が割当てら
れている。各々の回線接続部５−１〜５−ｎは通信回線
２０１−１〜２０１−２ ｎを各々２回線ずつ収容する
。
て説明する。回線接続部５−１〜５−ｎは各々同じよう
に構成され、優先順位の高いもの程若い番号が割当てら
れている。各々の回線接続部５−１〜５−ｎは通信回線
２０１−１〜２０１−２ ｎを各々２回線ずつ収容する
。
受信データ線５００および受信クロック線６００を介し
て受信データおよび受信クロックが通信回線２０１−１
．２０１−２より受信シフトレジスタ１４に入力され、
受信シフトレジスタ１４で８ビット単位の文字に組立て
られ受信バッファレジスタ１２に入力される。これら受
信データは共通制御部４０ローカルメモリ７内の受信デ
ータバッファに一時蓄積されてから人出力チャネル線１
００を経由してホスト中央処理装置１へ転送される。受
信データは１フレーム単位で通信回線２０１−１．２０
１−２を介して図外の相手装置との間で送受が行われる
。
て受信データおよび受信クロックが通信回線２０１−１
．２０１−２より受信シフトレジスタ１４に入力され、
受信シフトレジスタ１４で８ビット単位の文字に組立て
られ受信バッファレジスタ１２に入力される。これら受
信データは共通制御部４０ローカルメモリ７内の受信デ
ータバッファに一時蓄積されてから人出力チャネル線１
００を経由してホスト中央処理装置１へ転送される。受
信データは１フレーム単位で通信回線２０１−１．２０
１−２を介して図外の相手装置との間で送受が行われる
。
受信動作開始前にマイクロプロセッサ６によりＤＭＡカ
ウント長がＤＭＡカウントレジスタ９に、受信データバ
ッファの開始アドレスがＤＭＡアドレスレジスタ１１に
セットされる。受信シフトレジスタ１４の受信データが
受信バッファレジスタ１２に格納されるとＤＭＡ転送要
求制御回路１６が動作し、割込受付回路８へ受信ＤＭＡ
要求が出される。
ウント長がＤＭＡカウントレジスタ９に、受信データバ
ッファの開始アドレスがＤＭＡアドレスレジスタ１１に
セットされる。受信シフトレジスタ１４の受信データが
受信バッファレジスタ１２に格納されるとＤＭＡ転送要
求制御回路１６が動作し、割込受付回路８へ受信ＤＭＡ
要求が出される。
割込受付回路８により受信ＤＭＡ要求が受付けられると
、受信バッファレジスタ１２内の受信データはマルチプ
レクサ１０を介してデータバス４００経由でＤＭＡアド
レスレジスタ１１により指定されたローカルメモリ７内
の受信データバッファに格納される。
、受信バッファレジスタ１２内の受信データはマルチプ
レクサ１０を介してデータバス４００経由でＤＭＡアド
レスレジスタ１１により指定されたローカルメモリ７内
の受信データバッファに格納される。
ＤＭＡカウント長の初期値は、例えば転送バイト数が１
６進で１０バイトのときには” ００１１”にセットし
、受信ＤＭＡにより１バイト転送される毎に−１される
。従ってＤＭＡカウント長は最後の受信データが転送さ
れると“０００１”となり、マルチプレクサ１０への入
力が受信終了ステータスレジスタ１３側に切替えられ、
最後の受信データの後に続いて受信終了ステータスがロ
ーカルメモリ７内の受信データバッファへＤＭＡ転送さ
れる。
６進で１０バイトのときには” ００１１”にセットし
、受信ＤＭＡにより１バイト転送される毎に−１される
。従ってＤＭＡカウント長は最後の受信データが転送さ
れると“０００１”となり、マルチプレクサ１０への入
力が受信終了ステータスレジスタ１３側に切替えられ、
最後の受信データの後に続いて受信終了ステータスがロ
ーカルメモリ７内の受信データバッファへＤＭＡ転送さ
れる。
受信終了ステータスがＤＭＡ転送されると、ＤＭＡカウ
ント長は“ｏｏｏｏ”となり受信ＤＭＡ転送終了割込回
路１５が起動されて受信ＤＭＡ転送終了割込みが発生し
、割込受付回路８を介してマイクロプロセッサ６へ通知
される。
ント長は“ｏｏｏｏ”となり受信ＤＭＡ転送終了割込回
路１５が起動されて受信ＤＭＡ転送終了割込みが発生し
、割込受付回路８を介してマイクロプロセッサ６へ通知
される。
このとき、ローカルメモリ７内の受信データバッファを
アドレスするＤＭＡアドレスレジスタ１１内のＤＭＡア
ドレスはＤＭＡカウントレジスタ９内のＤＭＡカウント
長の＋１インクリメント動作と連動して一１ディクリメ
ントされる。マイクロプロセッサ６は受信ＤＭＡ転送終
了割込み検出後受信データバッファ内の受信終了ステー
タスをチエツクすることにより正常終了か異常終了かを
確認する。
アドレスするＤＭＡアドレスレジスタ１１内のＤＭＡア
ドレスはＤＭＡカウントレジスタ９内のＤＭＡカウント
長の＋１インクリメント動作と連動して一１ディクリメ
ントされる。マイクロプロセッサ６は受信ＤＭＡ転送終
了割込み検出後受信データバッファ内の受信終了ステー
タスをチエツクすることにより正常終了か異常終了かを
確認する。
以上説明したように本発明によれば、通信制御受信動作
の終了ステータスを受信データバッファ内の受信データ
の最後に付加し、ＤＭＡ転送終了割込みを確認した後に
受信終了割込みが発生しなくてもＤＭＡ転送終了割込み
のみの発生によって受信終了ステータスのチエツクがで
きるから、余分な割込み発生および割込み処理を不要と
し、割込み処理を単純化でき、性能を改善することがで
きる効果がある。
の終了ステータスを受信データバッファ内の受信データ
の最後に付加し、ＤＭＡ転送終了割込みを確認した後に
受信終了割込みが発生しなくてもＤＭＡ転送終了割込み
のみの発生によって受信終了ステータスのチエツクがで
きるから、余分な割込み発生および割込み処理を不要と
し、割込み処理を単純化でき、性能を改善することがで
きる効果がある。
第１図は本発明実施例の全体構成を示すブロック図。
第２図は本発明実施例の通信制御装置の構成を示すブロ
ック図。 第３図は第２図に示す通信制御装置の構成を詳細に示す
ブロック図。 １・・・ホスト中央処理装置、２・・・人出力チャネル
コントローラ、３・・・通信制御装置、４・・・共通制
御部、５−１〜５−ｎ・・・回線接続部、６・・・々イ
クロプロセッサ、７・・・ローカルメモリ、８・・・割
込受付回路、９・・・ＤＭＡカウントレジスク、１０・
・・マルチプレクサ、１１・・・ＤＭＡアドレスレジス
タ、１２・・・受信バッファレジスタ、１３・・・受信
終了ステータスレジスタ、１４・・・受信シフトレジス
タ、１５・・・受信ＤＭＡ転送終了割込回路、１６・・
・ＤＭＡ転送要求制御回路、１００・・・人出力チャネ
ル線、２００・・・共通バス、３００・・・アドレスバ
ス、４００・・・データバス、５００・・・受信データ
線、６００・・・受信クロック線。 特許出願人 日本電気株式会社イへ 代理人 弁理士 井 出 直 孝 ギえ 夷墓例 熱 １ 回 実記例 菖 ２ 回
ック図。 第３図は第２図に示す通信制御装置の構成を詳細に示す
ブロック図。 １・・・ホスト中央処理装置、２・・・人出力チャネル
コントローラ、３・・・通信制御装置、４・・・共通制
御部、５−１〜５−ｎ・・・回線接続部、６・・・々イ
クロプロセッサ、７・・・ローカルメモリ、８・・・割
込受付回路、９・・・ＤＭＡカウントレジスク、１０・
・・マルチプレクサ、１１・・・ＤＭＡアドレスレジス
タ、１２・・・受信バッファレジスタ、１３・・・受信
終了ステータスレジスタ、１４・・・受信シフトレジス
タ、１５・・・受信ＤＭＡ転送終了割込回路、１６・・
・ＤＭＡ転送要求制御回路、１００・・・人出力チャネ
ル線、２００・・・共通バス、３００・・・アドレスバ
ス、４００・・・データバス、５００・・・受信データ
線、６００・・・受信クロック線。 特許出願人 日本電気株式会社イへ 代理人 弁理士 井 出 直 孝 ギえ 夷墓例 熱 １ 回 実記例 菖 ２ 回
Claims (1)
- 【特許請求の範囲】 １、入出力チャネル線を介してホスト中央処理装置に接
続された共通制御部を備えた通信制御装置において、 前記回線接続部内に受信された受信データをＤＭＡ転送
により前記共通制御部内の前記ローカルメモリの受信デ
ータバッファに入力する手段と、受信データの最後に連
続して受信終了ステータスバイトを付加してＤＭＡ転送
により前記ローカルメモリの受信データバッファに入力
する手段とを備えたことを特徴とする通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4588589A JPH02224542A (ja) | 1989-02-27 | 1989-02-27 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4588589A JPH02224542A (ja) | 1989-02-27 | 1989-02-27 | 通信制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02224542A true JPH02224542A (ja) | 1990-09-06 |
Family
ID=12731693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4588589A Pending JPH02224542A (ja) | 1989-02-27 | 1989-02-27 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02224542A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04167842A (ja) * | 1990-10-31 | 1992-06-15 | Fujitsu Ltd | データ転送割込制御方式 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55112638A (en) * | 1979-02-22 | 1980-08-30 | Omron Tateisi Electronics Co | Data transfer system |
| JPS62175043A (ja) * | 1986-01-28 | 1987-07-31 | Nec Corp | ル−プ型通信システムにおける送受信制御方式 |
| JPS63228856A (ja) * | 1987-03-17 | 1988-09-22 | Nec Corp | 通信制御装置 |
| JPS63228855A (ja) * | 1987-03-17 | 1988-09-22 | Nec Corp | 通信制御装置 |
-
1989
- 1989-02-27 JP JP4588589A patent/JPH02224542A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55112638A (en) * | 1979-02-22 | 1980-08-30 | Omron Tateisi Electronics Co | Data transfer system |
| JPS62175043A (ja) * | 1986-01-28 | 1987-07-31 | Nec Corp | ル−プ型通信システムにおける送受信制御方式 |
| JPS63228856A (ja) * | 1987-03-17 | 1988-09-22 | Nec Corp | 通信制御装置 |
| JPS63228855A (ja) * | 1987-03-17 | 1988-09-22 | Nec Corp | 通信制御装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04167842A (ja) * | 1990-10-31 | 1992-06-15 | Fujitsu Ltd | データ転送割込制御方式 |
| JP2542460B2 (ja) * | 1990-10-31 | 1996-10-09 | 富士通株式会社 | デ―タ転送割込制御方式 |
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