JP2002259324A - データ処理装置 - Google Patents
データ処理装置Info
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- JP2002259324A JP2002259324A JP2001055092A JP2001055092A JP2002259324A JP 2002259324 A JP2002259324 A JP 2002259324A JP 2001055092 A JP2001055092 A JP 2001055092A JP 2001055092 A JP2001055092 A JP 2001055092A JP 2002259324 A JP2002259324 A JP 2002259324A
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Abstract
(57)【要約】
【課題】 ＤＭＡ方式のデータ受信において、ＣＰＵに
よる受信データの割り込み処理の頻度を少なくし、他の
データ処理への影響度を少なくする。 【解決手段】 循環的にデータの書き込み及び読み出し
を行うためのリングバッファと、周辺装置からデータを
受信しその受信データをリングバッファに直接書き込む
ＤＭＡ制御部と、予め備えた内部メモリに記憶された制
御プログラムに基づいてデータを処理するＣＰＵと、リ
ングバッファに書き込まれる受信データのバイト数を設
定する設定部と、設定されたバイト数の受信データがリ
ングバッファに書き込まれたとき、ＣＰＵに対し受信デ
ータの割り込み処理を指示するための割り込み信号を生
成する割り込み信号生成部とを備え、前記ＣＰＵは、割
り込み信号を受けたとき、通常処理中のデータを予め備
えた内部メモリに一時待機させ、リングバッファに書き
込まれた全受信データを順次読み出して割り込み処理す
るよう構成される。
よる受信データの割り込み処理の頻度を少なくし、他の
データ処理への影響度を少なくする。 【解決手段】 循環的にデータの書き込み及び読み出し
を行うためのリングバッファと、周辺装置からデータを
受信しその受信データをリングバッファに直接書き込む
ＤＭＡ制御部と、予め備えた内部メモリに記憶された制
御プログラムに基づいてデータを処理するＣＰＵと、リ
ングバッファに書き込まれる受信データのバイト数を設
定する設定部と、設定されたバイト数の受信データがリ
ングバッファに書き込まれたとき、ＣＰＵに対し受信デ
ータの割り込み処理を指示するための割り込み信号を生
成する割り込み信号生成部とを備え、前記ＣＰＵは、割
り込み信号を受けたとき、通常処理中のデータを予め備
えた内部メモリに一時待機させ、リングバッファに書き
込まれた全受信データを順次読み出して割り込み処理す
るよう構成される。
Description
【０００１】
【発明の属する技術分野】本発明はＤＭＡ方式により周
辺機器から受信したデータを内部メモリに直接記憶する
データ処理装置に関する。
辺機器から受信したデータを内部メモリに直接記憶する
データ処理装置に関する。
【０００２】
【従来の技術】従来、データ転送を行うとき、本体のＣ
ＰＵとは独立した転送回路によってデータの授受を内部
メモリと周辺機器間で直接行えるように制御するＤＭＡ
Ｃ（Direct Memory Access Controller）が知られてい
る。このＤＭＡＣを用いれば、内部メモリと周辺機器間
で本体のＣＰＵを介することなくデータ転送を行えるの
で、ＣＰＵによるデータ転送処理が軽減できるという利
点がある。
ＰＵとは独立した転送回路によってデータの授受を内部
メモリと周辺機器間で直接行えるように制御するＤＭＡ
Ｃ（Direct Memory Access Controller）が知られてい
る。このＤＭＡＣを用いれば、内部メモリと周辺機器間
で本体のＣＰＵを介することなくデータ転送を行えるの
で、ＣＰＵによるデータ転送処理が軽減できるという利
点がある。
【０００３】しかしながら、ＤＭＡ方式を利用したデー
タ受信回路において、基本的には、１キャラクタごとに
データを受信することが必要であり、受信データのブロ
ック長が受信前に既知でない場合、受信データのなかに
データ長を示すフィールドを設けるか、あるいは特定の
コードでデータの終了を示し、ハードウエアでこれを監
視し、データの終了を知る必要があった。このため、例
えば、数キャラクタ分のデータが高速かつ連続的に受信
され、データ長も終了キャラクタも一様でない場合には
ＤＭＡ方式による受信ができないという問題があった。
タ受信回路において、基本的には、１キャラクタごとに
データを受信することが必要であり、受信データのブロ
ック長が受信前に既知でない場合、受信データのなかに
データ長を示すフィールドを設けるか、あるいは特定の
コードでデータの終了を示し、ハードウエアでこれを監
視し、データの終了を知る必要があった。このため、例
えば、数キャラクタ分のデータが高速かつ連続的に受信
され、データ長も終了キャラクタも一様でない場合には
ＤＭＡ方式による受信ができないという問題があった。
【０００４】この問題を改善する従来技術として、例え
ば、特開昭６０−１７８５７０号公報の記載によれば、
ＤＭＡ受信用のバッファメモリをリング状に接続して使
用し、かつＤＭＡ受信とＣＰＵへの割り込みとを同時に
生成させることによって、一時的に高速にデータが到着
し、プログラム制御による割り込み処理が追いつかない
場合でも確実にデータが受信できるデータ受信器が提案
されている。
ば、特開昭６０−１７８５７０号公報の記載によれば、
ＤＭＡ受信用のバッファメモリをリング状に接続して使
用し、かつＤＭＡ受信とＣＰＵへの割り込みとを同時に
生成させることによって、一時的に高速にデータが到着
し、プログラム制御による割り込み処理が追いつかない
場合でも確実にデータが受信できるデータ受信器が提案
されている。
【０００５】
【発明が解決しようとする課題】しかしながら、特開昭
６０−１７８５７０号公報に記載のデータ受信器は、受
信間隔が長く、可変長データを含み一時的に生成する高
速データをＤＭＡ方式で受信することができるが、ＤＭ
Ａによるデータ受信時にバッファメモリへの書き込みと
同時にＣＰＵに対して割り込みが通知され、その都度、
ＣＰＵで通常の処理中のデータを待機させ、受信データ
の割り込み処理が行われので、ＣＰＵによる割り込み処
理の頻度が増えると、通常のデータ処理への影響度が大
きくなるという問題がある。
６０−１７８５７０号公報に記載のデータ受信器は、受
信間隔が長く、可変長データを含み一時的に生成する高
速データをＤＭＡ方式で受信することができるが、ＤＭ
Ａによるデータ受信時にバッファメモリへの書き込みと
同時にＣＰＵに対して割り込みが通知され、その都度、
ＣＰＵで通常の処理中のデータを待機させ、受信データ
の割り込み処理が行われので、ＣＰＵによる割り込み処
理の頻度が増えると、通常のデータ処理への影響度が大
きくなるという問題がある。
【０００６】本発明は以上の事情を考慮してなされたも
のであり、例えば、ＤＭＡ方式による受信データのデー
タ処理において、ＣＰＵによる受信データの割り込み処
理の頻度を少なくすることにより、通常のデータ処理へ
の影響度を少なくすることができるデータ処理装置を提
供する。
のであり、例えば、ＤＭＡ方式による受信データのデー
タ処理において、ＣＰＵによる受信データの割り込み処
理の頻度を少なくすることにより、通常のデータ処理へ
の影響度を少なくすることができるデータ処理装置を提
供する。
【０００７】
【課題を解決するための手段】本発明は、循環的にデー
タの書き込み及び読み出しを行うためのリングバッファ
と、周辺装置からデータを受信しその受信データをリン
グバッファに直接書き込むＤＭＡ制御部と、予め備えた
内部メモリに記憶された制御プログラムに基づいてデー
タを処理するＣＰＵと、リングバッファに書き込まれる
受信データのバイト数を設定する設定部と、設定された
バイト数の受信データがリングバッファに書き込まれた
とき、ＣＰＵに対し受信データの割り込み処理を指示す
るための割り込み信号を生成する割り込み信号生成部と
を備え、前記ＣＰＵは、割り込み信号を受けたとき、通
常処理中のデータを予め備えた内部メモリに一時待機さ
せ、リングバッファに書き込まれた全受信データを順次
読み出して割り込み処理することを特徴とするデータ処
理装置である。
タの書き込み及び読み出しを行うためのリングバッファ
と、周辺装置からデータを受信しその受信データをリン
グバッファに直接書き込むＤＭＡ制御部と、予め備えた
内部メモリに記憶された制御プログラムに基づいてデー
タを処理するＣＰＵと、リングバッファに書き込まれる
受信データのバイト数を設定する設定部と、設定された
バイト数の受信データがリングバッファに書き込まれた
とき、ＣＰＵに対し受信データの割り込み処理を指示す
るための割り込み信号を生成する割り込み信号生成部と
を備え、前記ＣＰＵは、割り込み信号を受けたとき、通
常処理中のデータを予め備えた内部メモリに一時待機さ
せ、リングバッファに書き込まれた全受信データを順次
読み出して割り込み処理することを特徴とするデータ処
理装置である。
【０００８】本発明によれば、ＤＭＡ方式による受信デ
ータのデータ処理において、ＣＰＵによる受信データの
割り込み処理の頻度を少なくすることにより、通常のデ
ータ処理への影響度を少なくすることができる。
ータのデータ処理において、ＣＰＵによる受信データの
割り込み処理の頻度を少なくすることにより、通常のデ
ータ処理への影響度を少なくすることができる。
【０００９】前記ＤＭＡ制御部により前記リングバッフ
ァに受信データが書き込みされてからの経過時間を計測
するタイマーをさらに備え、タイマーにより計測された
経過時間が所定時間に達したとき、前記割り込み信号生
成部は割り込み信号を生成し前記ＣＰＵに割り込み信号
を送出する構成にしてもよい。この構成によれば、ＣＰ
Ｕは、リングバッファに書き込まれた全受信データが予
め設定されたバイト数に達しなくても、受信データの書
き込みが開始されてから所定時間が経過すれば、リング
バッファに書き込まれた全受信データを割り込み処理す
るので、リングバッファが所定時間ごとに空き領域にな
り、ＣＰＵによるデータ処理、及びＤＭＡによるデータ
受信を効率よく行うことができる。
ァに受信データが書き込みされてからの経過時間を計測
するタイマーをさらに備え、タイマーにより計測された
経過時間が所定時間に達したとき、前記割り込み信号生
成部は割り込み信号を生成し前記ＣＰＵに割り込み信号
を送出する構成にしてもよい。この構成によれば、ＣＰ
Ｕは、リングバッファに書き込まれた全受信データが予
め設定されたバイト数に達しなくても、受信データの書
き込みが開始されてから所定時間が経過すれば、リング
バッファに書き込まれた全受信データを割り込み処理す
るので、リングバッファが所定時間ごとに空き領域にな
り、ＣＰＵによるデータ処理、及びＤＭＡによるデータ
受信を効率よく行うことができる。
【００１０】前記ＣＰＵは、割り込み処理した受信デー
タからコマンドデータを取得する構成にしてもよい。こ
の構成によれば、受信データからコマンドデータを取得
して、取得したコマンドデータデータを用いて通常のデ
ータ処理することができる。
タからコマンドデータを取得する構成にしてもよい。こ
の構成によれば、受信データからコマンドデータを取得
して、取得したコマンドデータデータを用いて通常のデ
ータ処理することができる。
【００１１】
【発明の実施の形態】以下、図に示す実施例に基づいて
本発明を詳述する。なお、これによって本発明は限定さ
れるものではない。
本発明を詳述する。なお、これによって本発明は限定さ
れるものではない。
【００１２】図１は本発明の一実施例であるデータ処理
装置を適用した複合機の構成を示すブロック図である。
図１において、データ処理装置１及び複合機２から構成
される。本データ処理装置は、ファクシミリ装置、複写
機、情報処理装置などの複合機に組み込まれ、例えば、
複合機を構成する各周辺装置間の状態を確認する確認信
号、各周辺装置間のデータ及び処理動作の要求信号を含
むコマンドデータとしてデータ処理する。また、本デー
タ処理装置は、リングバッファに所定数の受信データを
書き込んでから一括処理して各種コマンドデータを取得
するよう構成されている。
装置を適用した複合機の構成を示すブロック図である。
図１において、データ処理装置１及び複合機２から構成
される。本データ処理装置は、ファクシミリ装置、複写
機、情報処理装置などの複合機に組み込まれ、例えば、
複合機を構成する各周辺装置間の状態を確認する確認信
号、各周辺装置間のデータ及び処理動作の要求信号を含
むコマンドデータとしてデータ処理する。また、本デー
タ処理装置は、リングバッファに所定数の受信データを
書き込んでから一括処理して各種コマンドデータを取得
するよう構成されている。
【００１３】１０は複合機２の各周辺装置からデータを
送受信するための接続ポート（シリアルＩ／Ｏポート）
である。１１は循環的にデータの書き込み及び読み出し
を行うように構成されたリングバッファであり、例え
ば、ＲＡＭ、ＥＥＰＲＯＭなどから構成される。
送受信するための接続ポート（シリアルＩ／Ｏポート）
である。１１は循環的にデータの書き込み及び読み出し
を行うように構成されたリングバッファであり、例え
ば、ＲＡＭ、ＥＥＰＲＯＭなどから構成される。
【００１４】１２は接続ポート１０を介し周辺装置２か
らデータを受信し、その受信データをリングバッファ１
１に直接書き込むＤＭＡ制御部（ＤＭＡＣ：Direct Mem
oryAccess Controller）を示し、例えば、転送レジス
タ、アドレス生成器などを有するＡＳＩＣで構成され
る。
らデータを受信し、その受信データをリングバッファ１
１に直接書き込むＤＭＡ制御部（ＤＭＡＣ：Direct Mem
oryAccess Controller）を示し、例えば、転送レジス
タ、アドレス生成器などを有するＡＳＩＣで構成され
る。
【００１５】１３は制御プログラムを記憶するプログラ
ムメモリを示し、例えば、ＲＯＭなどで構成される。１
４はＤＭＡ制御部１２によりリングバッファ１１に書き
込まれた受信データ及び接続ポート１０から直接受信し
たデータをプログラムメモリ１３に記憶された制御プロ
グラムに基づいて処理し、処理データを接続ポート１０
を介して複合機２の各周辺装置に送信するＣＰＵであ
る。
ムメモリを示し、例えば、ＲＯＭなどで構成される。１
４はＤＭＡ制御部１２によりリングバッファ１１に書き
込まれた受信データ及び接続ポート１０から直接受信し
たデータをプログラムメモリ１３に記憶された制御プロ
グラムに基づいて処理し、処理データを接続ポート１０
を介して複合機２の各周辺装置に送信するＣＰＵであ
る。
【００１６】１５はＣＰＵ１４がリングバッファ１１に
書き込まれた全受信データを順次読み出して割り込み処
理する領域（コマンド処理用バッファ）、接続ポート１
０から直接受信したデータを通常処理する領域及び割り
込み信号を受けたとき、通常処理中のデータを一時待機
させる領域などを有するワークバッファであり、例え
ば、ＲＡＭ、ＥＥＰＲＯＭなどで構成される。
書き込まれた全受信データを順次読み出して割り込み処
理する領域（コマンド処理用バッファ）、接続ポート１
０から直接受信したデータを通常処理する領域及び割り
込み信号を受けたとき、通常処理中のデータを一時待機
させる領域などを有するワークバッファであり、例え
ば、ＲＡＭ、ＥＥＰＲＯＭなどで構成される。
【００１７】１６はリングバッファ１１に書き込まれる
受信データのバイト数を設定する設定部であり、例え
ば、ＡＳＩＣで構成される。ＣＰＵ１４が設定部として
機能してもよい。１７は設定されたバイト数の受信デー
タがリングバッファ１１に書き込まれたとき、ＣＰＵ１
４に対し受信データの割り込み処理を指示するための割
り込み信号を生成する割り込み信号生成部であり、例え
ば、ＡＳＩＣで構成される。ＤＭＡ制御部１２が割り込
み信号生成部１７として機能してもよい。ＣＰＵ１４
が、割り込み信号生成部１７から割り込み指示信号を受
けたとき、通常処理中のデータをワークバッファ１５に
一時待機させ、リングバッファ１１に書き込まれた全受
信データを順次読み出して割り込み処理する。
受信データのバイト数を設定する設定部であり、例え
ば、ＡＳＩＣで構成される。ＣＰＵ１４が設定部として
機能してもよい。１７は設定されたバイト数の受信デー
タがリングバッファ１１に書き込まれたとき、ＣＰＵ１
４に対し受信データの割り込み処理を指示するための割
り込み信号を生成する割り込み信号生成部であり、例え
ば、ＡＳＩＣで構成される。ＤＭＡ制御部１２が割り込
み信号生成部１７として機能してもよい。ＣＰＵ１４
が、割り込み信号生成部１７から割り込み指示信号を受
けたとき、通常処理中のデータをワークバッファ１５に
一時待機させ、リングバッファ１１に書き込まれた全受
信データを順次読み出して割り込み処理する。
【００１８】１８はＤＭＡ制御部１２によりリングバッ
ファ１１に受信データの書き込みが開始されてから経過
した時間を計測するタイマーである。割り込み信号生成
部１７は、タイマーにより計測された経過時間が所定時
間に達したとき、ＣＰＵ１４に対し割り込み信号を生成
する。１９はＤＭＡ制御部１２やＣＰＵ１４によって、
アドレスデータ、受信データ、処理データ、プログラム
データなどの各種データを転送するためのバスである。
ファ１１に受信データの書き込みが開始されてから経過
した時間を計測するタイマーである。割り込み信号生成
部１７は、タイマーにより計測された経過時間が所定時
間に達したとき、ＣＰＵ１４に対し割り込み信号を生成
する。１９はＤＭＡ制御部１２やＣＰＵ１４によって、
アドレスデータ、受信データ、処理データ、プログラム
データなどの各種データを転送するためのバスである。
【００１９】複合機２は、接続ポート２０（シリアルＩ
／Ｏポート）、キー、タッチパネルなどからなる入力装
置２１、液晶ディスプレイやＥＬディスプレイなどから
なる表示装置２２、モデム、信号変復調回路などからな
る通信装置２３、ＣＣＤ、レンズ系光電変換装置などか
らなるスキャナ２４、レーザ方式またはインクジェット
方式のプリンタ２５などの各周辺装置で構成される。
／Ｏポート）、キー、タッチパネルなどからなる入力装
置２１、液晶ディスプレイやＥＬディスプレイなどから
なる表示装置２２、モデム、信号変復調回路などからな
る通信装置２３、ＣＣＤ、レンズ系光電変換装置などか
らなるスキャナ２４、レーザ方式またはインクジェット
方式のプリンタ２５などの各周辺装置で構成される。
【００２０】例えば、複合機２が複写機である場合に、
スキャナ２４から入力された原稿の画像に対して入力装
置２１により選択された画像処理機能に従って画像処理
を行い、プリンタ２５から画像データを出力したり、外
部のパソコンなどの情報処理装置から通信装置２３を介
して転送されたデータをプリンタ２５から出力したり、
さらに通信装置２３を介して外部のファクシミリ装置か
ら電送されたデータを画像としてプリンタ２５から出力
するように構成されている。
スキャナ２４から入力された原稿の画像に対して入力装
置２１により選択された画像処理機能に従って画像処理
を行い、プリンタ２５から画像データを出力したり、外
部のパソコンなどの情報処理装置から通信装置２３を介
して転送されたデータをプリンタ２５から出力したり、
さらに通信装置２３を介して外部のファクシミリ装置か
ら電送されたデータを画像としてプリンタ２５から出力
するように構成されている。
【００２１】このとき、入力装置２１や通信装置２３か
ら送出したデータを接続ポート１０、２０を介してデー
タ処理装置１のＤＭＡ制御部１２に転送してリングバッ
ファ１１に所定数書き込むことにより、ＣＰＵ１４によ
る受信データの割り込み処理の頻度を少なくし、受信デ
ータからコマンドデータを取得する。これにより、複合
機２の各周辺装置の入力処理及び出力処理を高速に動作
させることができる。
ら送出したデータを接続ポート１０、２０を介してデー
タ処理装置１のＤＭＡ制御部１２に転送してリングバッ
ファ１１に所定数書き込むことにより、ＣＰＵ１４によ
る受信データの割り込み処理の頻度を少なくし、受信デ
ータからコマンドデータを取得する。これにより、複合
機２の各周辺装置の入力処理及び出力処理を高速に動作
させることができる。
【００２２】図２は本実施例のＤＭＡ制御部とＣＰＵの
動作手順を示す図である。図２に示すように、ＤＭＡ制
御部１２は、接続ポート１０を介し周辺装置２から１番
目〜Ｎ番目データを順次受信し、ＣＰＵ１４を介さずに
その受信データを循環的に書き込み及び読み出しが可能
なリングバッファ１１に直接書き込んでいく。
動作手順を示す図である。図２に示すように、ＤＭＡ制
御部１２は、接続ポート１０を介し周辺装置２から１番
目〜Ｎ番目データを順次受信し、ＣＰＵ１４を介さずに
その受信データを循環的に書き込み及び読み出しが可能
なリングバッファ１１に直接書き込んでいく。
【００２３】リングバッファ１１に書き込まれた受信デ
ータのバイト数が設定されたバイト数（Ｎバイト）に達
したとき、割り込み信号生成部１７が割り込み信号を生
成し、ＣＰＵ１４に対し割り込み信号を送出すると、Ｃ
ＰＵ１４は、通常処理中のデータをワークバッファ１５
に一時待機させ、リングバッファ１１に書き込まれた全
受信データを順次読み出して割り込み処理した後、ワー
クバッファ１５に待機させたデータを読み出し、通常の
データ処理を行う。
ータのバイト数が設定されたバイト数（Ｎバイト）に達
したとき、割り込み信号生成部１７が割り込み信号を生
成し、ＣＰＵ１４に対し割り込み信号を送出すると、Ｃ
ＰＵ１４は、通常処理中のデータをワークバッファ１５
に一時待機させ、リングバッファ１１に書き込まれた全
受信データを順次読み出して割り込み処理した後、ワー
クバッファ１５に待機させたデータを読み出し、通常の
データ処理を行う。
【００２４】ＤＭＡ制御部１２は、少なくともＣＰＵ１
４がワークバッファ１５に待機中のデータを読み出し、
通常のデータ処理を行うに時間間隔において、接続ポー
ト１０から受信したデータをリングバッファ１１に直接
書き込むので、ＣＰＵによる受信データの割り込み処理
の頻度が少なくなり、他のデータ処理への影響度を少な
くすることができる。
４がワークバッファ１５に待機中のデータを読み出し、
通常のデータ処理を行うに時間間隔において、接続ポー
ト１０から受信したデータをリングバッファ１１に直接
書き込むので、ＣＰＵによる受信データの割り込み処理
の頻度が少なくなり、他のデータ処理への影響度を少な
くすることができる。
【００２５】ＣＰＵ１４は、例えば、受信データの割り
込み処理において、受信データからコマンドデータを取
得したり、ＤＭＡ制御部１２に対し、開始アドレス、転
送バイトなどの転送条件を設定する。 転送モード１：ショートアドレスモードで受信データを
転送する。 転送モード２：デュアルアドレスモードで受信データを
転送する。 転送モード３：リピートモードで受信データを転送す
る。 起動要因 ：受信完了割り込み 転送カウンタ：３２バイト
込み処理において、受信データからコマンドデータを取
得したり、ＤＭＡ制御部１２に対し、開始アドレス、転
送バイトなどの転送条件を設定する。 転送モード１：ショートアドレスモードで受信データを
転送する。 転送モード２：デュアルアドレスモードで受信データを
転送する。 転送モード３：リピートモードで受信データを転送す
る。 起動要因 ：受信完了割り込み 転送カウンタ：３２バイト
【００２６】また、複合機がインターネット上の外部の
複数のコンピュータとＴＣＰ/ＩＰで通信を行うコンピ
ュータである場合、ネットワーク内での住所にあたるＩ
Ｐアドレスを持っているが、複数のコンピュータと同時
に通信するために、ＩＰアドレスの下に設けられた補助
アドレスとして複数のポートを持っている。ポートの指
定には“０”から“６５５３５”までの数字が使われる
ため、「ポート番号」とも呼ばれる。住所データに例え
ると、マンションの所在地(「○○市××町4-2-1 コー
ポ△△」)がＩＰアドレスに該当し、部屋番号(「305号
室」)がポート番号（補助アドレス）に対応する。
複数のコンピュータとＴＣＰ/ＩＰで通信を行うコンピ
ュータである場合、ネットワーク内での住所にあたるＩ
Ｐアドレスを持っているが、複数のコンピュータと同時
に通信するために、ＩＰアドレスの下に設けられた補助
アドレスとして複数のポートを持っている。ポートの指
定には“０”から“６５５３５”までの数字が使われる
ため、「ポート番号」とも呼ばれる。住所データに例え
ると、マンションの所在地(「○○市××町4-2-1 コー
ポ△△」)がＩＰアドレスに該当し、部屋番号(「305号
室」)がポート番号（補助アドレス）に対応する。
【００２７】図３は本実施例の送受信データの構成を示
す図である。図３に示すように、ＤＭＡ制御部１２及び
ＣＰＵ１４は、１バイト（８ビット）単位のシリアルの
送受信データ（１１ビット）の転送処理、書き込み／読
み出し処理を行う。本実施例において、送受信データの
転送速度＝３８４００ｂｐｓとして、 １ビット転送時間＝１／３８４００≒２６μsec １データの転送時間＝２６×１１＝２８６μsec よって、１データ受信完了による処理時間は２８６μse
c以内に完了する必要がある。また、ＣＰＵ１４は、受
信／送信の割り込み優先順位が同一となることから、送
受信同時に動作している状況を想定し、かつＳＩＯ（シ
リアルＩ／Ｏポート）以外の処理への影響を考慮する必
要がある。
す図である。図３に示すように、ＤＭＡ制御部１２及び
ＣＰＵ１４は、１バイト（８ビット）単位のシリアルの
送受信データ（１１ビット）の転送処理、書き込み／読
み出し処理を行う。本実施例において、送受信データの
転送速度＝３８４００ｂｐｓとして、 １ビット転送時間＝１／３８４００≒２６μsec １データの転送時間＝２６×１１＝２８６μsec よって、１データ受信完了による処理時間は２８６μse
c以内に完了する必要がある。また、ＣＰＵ１４は、受
信／送信の割り込み優先順位が同一となることから、送
受信同時に動作している状況を想定し、かつＳＩＯ（シ
リアルＩ／Ｏポート）以外の処理への影響を考慮する必
要がある。
【００２８】ここで、ソフト処理における送受信割り込
み処理速度を概算すると、受信割り込み処理、送信割り
込み処理を、それぞれ５０ステップ程度のプログラムを
記述するとして、１ステップあたり平均１２ステート要
すると仮定すれば、送受信同時に割り込みが発生した場
合の処理時間は、（５０＋５０）×１２＝１２００ステ
ート （６０μsec）となり、送受信が連続する場合、
ＳＩＯ処理の占有率は、（６０／２８６）×１００≒２
１％となり、ソフト処理は他処理への影響度も大きくな
る。
み処理速度を概算すると、受信割り込み処理、送信割り
込み処理を、それぞれ５０ステップ程度のプログラムを
記述するとして、１ステップあたり平均１２ステート要
すると仮定すれば、送受信同時に割り込みが発生した場
合の処理時間は、（５０＋５０）×１２＝１２００ステ
ート （６０μsec）となり、送受信が連続する場合、
ＳＩＯ処理の占有率は、（６０／２８６）×１００≒２
１％となり、ソフト処理は他処理への影響度も大きくな
る。
【００２９】ソフト処理に比べてＤＭＡ転送は、受信割
り込み回数が１／３２（例えば、転送カウンタが３２バ
イト）となるので、ＳＩＯ処理の占有率がほぼ半減す
る。また、プログラム変更に関しては、常に実行時間を
意識する必要がなく、ＣＰＵ側で吸収できるので、コマ
ンド受信方式はＤＭＡ転送を用いた方が有効である。
り込み回数が１／３２（例えば、転送カウンタが３２バ
イト）となるので、ＳＩＯ処理の占有率がほぼ半減す
る。また、プログラム変更に関しては、常に実行時間を
意識する必要がなく、ＣＰＵ側で吸収できるので、コマ
ンド受信方式はＤＭＡ転送を用いた方が有効である。
【００３０】
【発明の効果】本発明によれば、ＤＭＡ方式による受信
データのデータ処理において、ＣＰＵによる受信データ
の割り込み処理の頻度を少なくすることにより、通常の
データ処理への影響度を少なくすることができる。
データのデータ処理において、ＣＰＵによる受信データ
の割り込み処理の頻度を少なくすることにより、通常の
データ処理への影響度を少なくすることができる。
【図１】本発明の一実施例であるデータ処理装置を適用
した複合機の構成を示すブロック図である。
した複合機の構成を示すブロック図である。
【図２】本実施例のＤＭＡ制御部とＣＰＵの動作手順を
示す図である。
示す図である。
【図３】本実施例の転送データの構成を示す図である。
１ データ処理装置 １０ 接続ポート １１ リングバッファ １２ ＤＭＡ制御部 １３ プログラムメモリ １４ ＣＰＵ １５ ワークバッファ １６ 設定部 １７ 割り込み信号生成部 １８ タイマー １９ バス ２ 複合機 ２０ 接続ポート ２１ 入力装置 ２２ 表示装置 ２３ 通信装置 ２４ スキャナ ２５ プリンタ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B061 BA02 BA03 CC09 DD09 DD11 5B077 AA17 AA23 BA02 DD04 DD18 GG36 5B098 AA03 BA01 BB01 FF02 FF04
Claims (3)
- 【請求項１】 循環的にデータの書き込み及び読み出し
を行うためのリングバッファと、周辺装置からデータを
受信しその受信データをリングバッファに直接書き込む
ＤＭＡ制御部と、予め備えた内部メモリに記憶された制
御プログラムに基づいてデータを処理するＣＰＵと、リ
ングバッファに書き込まれる受信データのバイト数を設
定する設定部と、設定されたバイト数の受信データがリ
ングバッファに書き込まれたとき、ＣＰＵに対し受信デ
ータの割り込み処理を指示するための割り込み信号を生
成する割り込み信号生成部とを備え、前記ＣＰＵは、割
り込み信号を受けたとき、通常処理中のデータを予め備
えた内部メモリに一時待機させ、リングバッファに書き
込まれた全受信データを順次読み出して割り込み処理す
ることを特徴とするデータ処理装置。 - 【請求項２】 前記ＤＭＡ制御部により前記リングバッ
ファに受信データが書き込みされてからの経過時間を計
測するタイマーをさらに備え、タイマーにより計測され
た経過時間が所定時間に達したとき、前記割り込み信号
生成部は割り込み信号を生成し前記ＣＰＵに割り込み信
号を送出することを特徴とする請求項１記載のデータ処
理装置。 - 【請求項３】 前記ＣＰＵは、割り込み処理した受信デ
ータからコマンドデータを取得することを特徴とする請
求項１記載のデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001055092A JP2002259324A (ja) | 2001-02-28 | 2001-02-28 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001055092A JP2002259324A (ja) | 2001-02-28 | 2001-02-28 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002259324A true JP2002259324A (ja) | 2002-09-13 |
Family
ID=18915328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001055092A Pending JP2002259324A (ja) | 2001-02-28 | 2001-02-28 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002259324A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006123547A1 (ja) * | 2005-05-20 | 2006-11-23 | Sony Computer Entertainment Inc. | 情報処理装置、システム、方法およびプロセッサ |
| JP2008514495A (ja) * | 2004-10-01 | 2008-05-08 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | センサデータを読み出す方法 |
| US7383377B2 (en) | 2004-12-10 | 2008-06-03 | Fujitsu Limited | Method and apparatus for transferring data |
-
2001
- 2001-02-28 JP JP2001055092A patent/JP2002259324A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008514495A (ja) * | 2004-10-01 | 2008-05-08 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | センサデータを読み出す方法 |
| US7827377B2 (en) | 2004-10-01 | 2010-11-02 | Robert Bosch Gmbh | Method for reading out sensor data |
| US7383377B2 (en) | 2004-12-10 | 2008-06-03 | Fujitsu Limited | Method and apparatus for transferring data |
| WO2006123547A1 (ja) * | 2005-05-20 | 2006-11-23 | Sony Computer Entertainment Inc. | 情報処理装置、システム、方法およびプロセッサ |
| JP2006323760A (ja) * | 2005-05-20 | 2006-11-30 | Sony Computer Entertainment Inc | 情報処理装置、システム、方法およびプロセッサ |
| US7793012B2 (en) | 2005-05-20 | 2010-09-07 | Sony Computer Entertainment Inc. | Information processing unit, system and method, and processor |
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