JPH06237285A - ハイレベルデータリンクコントローラ（ｈｄｌｃ）受信機ステートマシン - Google Patents
ハイレベルデータリンクコントローラ（ｈｄｌｃ）受信機ステートマシンInfo
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- JPH06237285A JPH06237285A JP5317720A JP31772093A JPH06237285A JP H06237285 A JPH06237285 A JP H06237285A JP 5317720 A JP5317720 A JP 5317720A JP 31772093 A JP31772093 A JP 31772093A JP H06237285 A JPH06237285 A JP H06237285A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/40—Network security protocols
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
- H04L69/30—Definitions, standards or architectural aspects of layered protocol stacks
- H04L69/32—Architecture of open systems interconnection [OSI] 7-layer type protocol stacks, e.g. the interfaces between the data link level and the physical level
- H04L69/322—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions
- H04L69/324—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions in the data link layer [OSI layer 2], e.g. HDLC
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- Engineering & Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
- Computer And Data Communications (AREA)
Abstract
(57)【要約】
【目的】 ハードウェアの簡略化されたハイレベルデー
タリンクコントローラ（ＨＤＬＣ）受信機ステートマシ
ンを提供する。 【構成】 ステートマシンは、受信データのフレーム内
状態を決定し、受信データがフレーム内にあるときゼロ
削除を行ない、受信データ内のアボート信号を検出し、
受信機の機能全体を制御することが可能な、集積回路上
の単一の論理装置を含む。ステートマシンは、ステート
マシンと、シリアル化されたデータをパラレルデータへ
変換するためのシフトレジスタと、受信データのフレー
ムの妥当性を検査するための巡回冗長検査（ＣＲＣ）チ
ェッカと、制御マイクロプロセッサによってデータが読
出されるまでパラレルデータを記憶するための先入れ先
出し（ＦＩＦＯ）バッファとを含む簡略化されたＨＤＬ
Ｃ受信機で利用され得る。
タリンクコントローラ（ＨＤＬＣ）受信機ステートマシ
ンを提供する。 【構成】 ステートマシンは、受信データのフレーム内
状態を決定し、受信データがフレーム内にあるときゼロ
削除を行ない、受信データ内のアボート信号を検出し、
受信機の機能全体を制御することが可能な、集積回路上
の単一の論理装置を含む。ステートマシンは、ステート
マシンと、シリアル化されたデータをパラレルデータへ
変換するためのシフトレジスタと、受信データのフレー
ムの妥当性を検査するための巡回冗長検査（ＣＲＣ）チ
ェッカと、制御マイクロプロセッサによってデータが読
出されるまでパラレルデータを記憶するための先入れ先
出し（ＦＩＦＯ）バッファとを含む簡略化されたＨＤＬ
Ｃ受信機で利用され得る。
Description
【０００１】
【発明の分野】この発明はデータリンクコントローラに
関するものであり、より特定的には、フラグおよびアボ
ート検出、フレーム内およびフレーム外決定、ゼロ削
除、ならびにいくつかのよりハイレベルの制御機能を単
一の論理装置で行なうことが可能なハイレベルデータリ
ンクコントローラのための受信機に関するものである。
関するものであり、より特定的には、フラグおよびアボ
ート検出、フレーム内およびフレーム外決定、ゼロ削
除、ならびにいくつかのよりハイレベルの制御機能を単
一の論理装置で行なうことが可能なハイレベルデータリ
ンクコントローラのための受信機に関するものである。
【０００２】
【先行技術の沿革】現代のデータ通信システムにおい
て、データは一ヵ所にあるデータリンク送信機から別の
場所にあるデータリンク受信機へ情報の「パケット」ま
たは「フレーム」の状態で伝送されることが多い。この
ようなデータ通信システムの１つが、ハイレベルデータ
リンクコントローラ（ＨＤＬＣ）として知られている。
ＨＤＬＣコントローラは集積回路（ＩＣ）として実現さ
れ、ＨＤＬＣフレーミング、巡回冗長検査（cyclical r
edundancy check ）（ＣＲＣ）生成および検査、ゼロ挿
入／削除、ならびにフラグおよびマークアイドリングを
与える。
て、データは一ヵ所にあるデータリンク送信機から別の
場所にあるデータリンク受信機へ情報の「パケット」ま
たは「フレーム」の状態で伝送されることが多い。この
ようなデータ通信システムの１つが、ハイレベルデータ
リンクコントローラ（ＨＤＬＣ）として知られている。
ＨＤＬＣコントローラは集積回路（ＩＣ）として実現さ
れ、ＨＤＬＣフレーミング、巡回冗長検査（cyclical r
edundancy check ）（ＣＲＣ）生成および検査、ゼロ挿
入／削除、ならびにフラグおよびマークアイドリングを
与える。
【０００３】ＨＤＬＣリンクを介して送られるべきデー
タは、送信機側では一連の先入れ先出し（ＦＩＦＯ）バ
ッファ内にプロセッサによって記憶される。ＨＤＬＣコ
ントローラの指示下において、ＨＤＬＣ送信機はシリア
ルデータをデータパケットにフォーマット化し、フレー
ム開始およびフレーム終了フラグを各パケットに加えて
フレームを形成し、そのフレームをＨＤＬＣ受信機へ送
信する。受信機は開始および終了フラグを取去り、デー
タをフォーマットからシリアル形式に戻し、受信プロセ
ッサが必要とするまでＦＩＦＯバッファ内にデータを記
憶する。
タは、送信機側では一連の先入れ先出し（ＦＩＦＯ）バ
ッファ内にプロセッサによって記憶される。ＨＤＬＣコ
ントローラの指示下において、ＨＤＬＣ送信機はシリア
ルデータをデータパケットにフォーマット化し、フレー
ム開始およびフレーム終了フラグを各パケットに加えて
フレームを形成し、そのフレームをＨＤＬＣ受信機へ送
信する。受信機は開始および終了フラグを取去り、デー
タをフォーマットからシリアル形式に戻し、受信プロセ
ッサが必要とするまでＦＩＦＯバッファ内にデータを記
憶する。
【０００４】ＨＤＬＣ送信機は「フラグ」文字の使用に
よってフレームを指定する。フレームフラグは、フレー
ムの開始フラグ、フレームの終了フラグ、またはフレー
ム間充填文字として機能し得る。１フラグは、１個の０
と、その後に続く６個の１（１１１１１１）およびもう
１個の０とからなる８ビットを含む。ＨＤＬＣコントロ
ーラは、共通の０を除いて、フレーム間に少なくとも２
つの「フラグ」を送るように送信機に指示を与える。
よってフレームを指定する。フレームフラグは、フレー
ムの開始フラグ、フレームの終了フラグ、またはフレー
ム間充填文字として機能し得る。１フラグは、１個の０
と、その後に続く６個の１（１１１１１１）およびもう
１個の０とからなる８ビットを含む。ＨＤＬＣコントロ
ーラは、共通の０を除いて、フレーム間に少なくとも２
つの「フラグ」を送るように送信機に指示を与える。
【０００５】図１は、既存のＨＤＬＣシステムに使用さ
れるフレーム１０の基本ＨＤＬＣフォーマットを示す。
有効フレームはすべて、フレーム１０の開始を現わすフ
レーム開始フラグ１１で開始せねばならない。開始フラ
グ１１は、非フラグ、非アボート文字の前にある最後
の、かつおそらく唯一のフラグである。１ないしＮバイ
トのアドレス文字１２が開始フラグ１１の後に続く。１
ないし２バイトの制御文字１３がアドレス１２の後に続
く。フレーム１０内のパケット１７に備えられる任意の
情報１４が制御文字１３の後に続く。次に、フレームチ
ェックシーケンス（ＦＣＳ）１５が送信される。ＦＣＳ
１５はＨＤＬＣ送信機と関連する巡回冗長検査（ＣＲ
Ｃ）生成器によって生成された１６ビットワードであ
り、受信されたフレームの妥当性を検査するためにＨＤ
ＬＣ受信機内のＣＲＣチェッカによってチェックされ
る。応用によっては、ＦＣＳが３２ビットの長さであっ
てもよいものもある。フレームの最終フィールドは終了
フラグ１６である。フレーム終了フラグ１６はフレーム
１０の終了を示し、ＦＣＳ１５がチェックされるべきで
あるということを知らせる。
れるフレーム１０の基本ＨＤＬＣフォーマットを示す。
有効フレームはすべて、フレーム１０の開始を現わすフ
レーム開始フラグ１１で開始せねばならない。開始フラ
グ１１は、非フラグ、非アボート文字の前にある最後
の、かつおそらく唯一のフラグである。１ないしＮバイ
トのアドレス文字１２が開始フラグ１１の後に続く。１
ないし２バイトの制御文字１３がアドレス１２の後に続
く。フレーム１０内のパケット１７に備えられる任意の
情報１４が制御文字１３の後に続く。次に、フレームチ
ェックシーケンス（ＦＣＳ）１５が送信される。ＦＣＳ
１５はＨＤＬＣ送信機と関連する巡回冗長検査（ＣＲ
Ｃ）生成器によって生成された１６ビットワードであ
り、受信されたフレームの妥当性を検査するためにＨＤ
ＬＣ受信機内のＣＲＣチェッカによってチェックされ
る。応用によっては、ＦＣＳが３２ビットの長さであっ
てもよいものもある。フレームの最終フィールドは終了
フラグ１６である。フレーム終了フラグ１６はフレーム
１０の終了を示し、ＦＣＳ１５がチェックされるべきで
あるということを知らせる。
【０００６】データフレームは可変長でもよい。どのデ
ータフレームの最短長もプロトコルにより定まっている
が、通常４−６バイトのオーダである。フレームが、シ
ステムプロトコルが要求する４−６バイト未満でＨＤＬ
Ｃ受信機によって受信された場合、「短フレーム」が認
識され、廃棄される。理論的には、その長さが最小のプ
ロトコル要求を上回り、フレームが開始フラグおよび終
了フラグでそれぞれ開始および終了する限り、フレーム
の最大長はない。しかし実際には、ＨＤＬＣ受信機のＦ
ＩＦＯバッファのサイズによって制御されるフレームの
実用最大長がある。最大フレーム長はバッファオーバー
ランを防ぐために設定される。
ータフレームの最短長もプロトコルにより定まっている
が、通常４−６バイトのオーダである。フレームが、シ
ステムプロトコルが要求する４−６バイト未満でＨＤＬ
Ｃ受信機によって受信された場合、「短フレーム」が認
識され、廃棄される。理論的には、その長さが最小のプ
ロトコル要求を上回り、フレームが開始フラグおよび終
了フラグでそれぞれ開始および終了する限り、フレーム
の最大長はない。しかし実際には、ＨＤＬＣ受信機のＦ
ＩＦＯバッファのサイズによって制御されるフレームの
実用最大長がある。最大フレーム長はバッファオーバー
ランを防ぐために設定される。
【０００７】データフレームが可変長でもよいため、Ｈ
ＤＬＣ受信機は受信されたデータビットを継続的に監視
して、最後の８ビットがフラグであったかどうかを決定
する。既存のＨＤＬＣ受信機は、シフトレジスタに各８
ビット群を記憶し、各ビットが受信された後、比較回路
内にそれらを通すことによって、この機能を行なう。当
業者であれば理解するであろうように、１つのフラグの
受信はフレームの終了を知らせ得ないが、２つのフラグ
が続けて受信されると、システムはフレームが終了し、
新たなフレームが始まろうとしているか、またはデータ
リンクがアイドル状態に入ろうとしていることを知る。
ＤＬＣ受信機は受信されたデータビットを継続的に監視
して、最後の８ビットがフラグであったかどうかを決定
する。既存のＨＤＬＣ受信機は、シフトレジスタに各８
ビット群を記憶し、各ビットが受信された後、比較回路
内にそれらを通すことによって、この機能を行なう。当
業者であれば理解するであろうように、１つのフラグの
受信はフレームの終了を知らせ得ないが、２つのフラグ
が続けて受信されると、システムはフレームが終了し、
新たなフレームが始まろうとしているか、またはデータ
リンクがアイドル状態に入ろうとしていることを知る。
【０００８】アイドル状態は、ＨＤＬＣ送信機および受
信機間にリンクが確立されているが、フレームが送信さ
れていない状態である。アイドル状態には、マークアイ
ドルおよびフラグアイドルという２つの型がある。マー
クアイドルに入るには、オール１を送るようにＨＤＬＣ
送信機をプログラムする。少なくとも１５個の連続した
１は、同様にリンクに接続された第三者へ、リンクがア
イドルであり、彼らが送信のためにそれを使用できると
いうことを示す。フラグアイドルに入るには、連続した
一連のフラグ信号（01111110、01111110・・・0111111
0）を送るようにＨＤＬＣ送信機をプログラムする。フ
ラグアイドルは、フレーム送信中の一時的休止の間、接
続を保つことが所望される場合、マークアイドルの代わ
りに使用され得る。フラグアイドルは、第三者に、リン
クが一時的にしかアイドルでなく、彼らが送信のために
それを利用できないということを示す。
信機間にリンクが確立されているが、フレームが送信さ
れていない状態である。アイドル状態には、マークアイ
ドルおよびフラグアイドルという２つの型がある。マー
クアイドルに入るには、オール１を送るようにＨＤＬＣ
送信機をプログラムする。少なくとも１５個の連続した
１は、同様にリンクに接続された第三者へ、リンクがア
イドルであり、彼らが送信のためにそれを使用できると
いうことを示す。フラグアイドルに入るには、連続した
一連のフラグ信号（01111110、01111110・・・0111111
0）を送るようにＨＤＬＣ送信機をプログラムする。フ
ラグアイドルは、フレーム送信中の一時的休止の間、接
続を保つことが所望される場合、マークアイドルの代わ
りに使用され得る。フラグアイドルは、第三者に、リン
クが一時的にしかアイドルでなく、彼らが送信のために
それを利用できないということを示す。
【０００９】ＨＤＬＣ送信機はまた、アボート文字を送
信して、ＨＤＬＣ受信機へアボート状態を知らせるよう
にもプログラムされ得る。アボート文字は、７個の１と
その後に続く１個の０（11111110）とからなる。アボー
ト状態は、受信機がフレーム内の状態にある間、アボー
ト文字が受信されたことに応答してとられる動作であ
る。受信器は、開始フラグの受信後、かつ終了フラグの
受信前、フレーム内の状態にある。フレーム内アボート
文字を受信すると、受信機は受信されているパケットを
終了し、それを廃棄する。アボート状態は、アボート文
字を受信すると直ちに認識され、ビット境界またはバイ
ト境界のいずれかの上で実現され得る。
信して、ＨＤＬＣ受信機へアボート状態を知らせるよう
にもプログラムされ得る。アボート文字は、７個の１と
その後に続く１個の０（11111110）とからなる。アボー
ト状態は、受信機がフレーム内の状態にある間、アボー
ト文字が受信されたことに応答してとられる動作であ
る。受信器は、開始フラグの受信後、かつ終了フラグの
受信前、フレーム内の状態にある。フレーム内アボート
文字を受信すると、受信機は受信されているパケットを
終了し、それを廃棄する。アボート状態は、アボート文
字を受信すると直ちに認識され、ビット境界またはバイ
ト境界のいずれかの上で実現され得る。
【００１０】ＨＤＬＣ送信機はまた、データストリーム
を監視し、５個の１（11111 ）が続けて送信されると、
送信機は１個の０をデータストリームに挿入し、それに
よってたとえ次のデータビットも１であっても、信号が
受信機によってフラグ（一列に６個の１）として誤って
解釈されることはなく、また２個以上の１の場合でも、
アボート信号（連続した７個の１）として誤って解釈さ
れることはない。追加された０はデータとしての意味を
有さず、したがって続けて５個の１が現われるときは常
に受信機はその後に続く０を削除するようにプログラム
される。
を監視し、５個の１（11111 ）が続けて送信されると、
送信機は１個の０をデータストリームに挿入し、それに
よってたとえ次のデータビットも１であっても、信号が
受信機によってフラグ（一列に６個の１）として誤って
解釈されることはなく、また２個以上の１の場合でも、
アボート信号（連続した７個の１）として誤って解釈さ
れることはない。追加された０はデータとしての意味を
有さず、したがって続けて５個の１が現われるときは常
に受信機はその後に続く０を削除するようにプログラム
される。
【００１１】ＨＤＬＣコントローラＩＣは一般に７つの
開放形システム相互接続（ＯＳＩ）層からなるプロトコ
ル階層構造を含む。層１は全体をハードウェアで構成さ
れる。層２は、ハードウェア、ソフトウェア、またはハ
ードウェアとソフトウェアの組合わせのいずれであって
もよく、データ層を実際に送受信する層である。層２は
データストリームをパケットに分け、そのデータパケッ
トを受信機へ送信し、パケットがそこに到着し、正しく
そこにあるものと応答されたことを検証する。層３は、
レベル２の動作を指示し、指示されたタスクが完了する
と、そこから応答信号を受信する制御層である。この発
明はレベル２の改良された実現である。
開放形システム相互接続（ＯＳＩ）層からなるプロトコ
ル階層構造を含む。層１は全体をハードウェアで構成さ
れる。層２は、ハードウェア、ソフトウェア、またはハ
ードウェアとソフトウェアの組合わせのいずれであって
もよく、データ層を実際に送受信する層である。層２は
データストリームをパケットに分け、そのデータパケッ
トを受信機へ送信し、パケットがそこに到着し、正しく
そこにあるものと応答されたことを検証する。層３は、
レベル２の動作を指示し、指示されたタスクが完了する
と、そこから応答信号を受信する制御層である。この発
明はレベル２の改良された実現である。
【００１２】あるＨＤＬＣコントローラ製造業者は層２
を完全にハードウェアで実現する。モトローラ・コーポ
レーション（Motorola Corporation）はたとえば、層２
が完全にハードウェアで実現されるＨＤＬＣコントロー
ラＩＣを有する。しかし、これらのハードワイヤードＩ
Ｃにはいくつかの根本的問題がある。まず、それらは物
理的に極めて大きいチップであり、それによってそれら
に適したアプリケーションの数が限定される。第２に、
それらは極めて高価である。第３に、それらには全く柔
軟性がない。システム要求の変更に対応するために、Ｈ
ＤＬＣ・ＩＣが柔軟性を備えることは極めて重要であ
る。
を完全にハードウェアで実現する。モトローラ・コーポ
レーション（Motorola Corporation）はたとえば、層２
が完全にハードウェアで実現されるＨＤＬＣコントロー
ラＩＣを有する。しかし、これらのハードワイヤードＩ
Ｃにはいくつかの根本的問題がある。まず、それらは物
理的に極めて大きいチップであり、それによってそれら
に適したアプリケーションの数が限定される。第２に、
それらは極めて高価である。第３に、それらには全く柔
軟性がない。システム要求の変更に対応するために、Ｈ
ＤＬＣ・ＩＣが柔軟性を備えることは極めて重要であ
る。
【００１３】あるＨＤＬＣコントローラ製造業者が層２
を完全にハードウェアで実現したように、ある製造業者
は層２を完全にソフトウェアで実現する。ＡＴ＆Ｔ・コ
ーポレーション（AT&T Corporation）はたとえば、ＨＤ
ＬＣコントローラのレベル２を完全にソフトウェアで実
現した。この実現は極めて柔軟性があるが、別の根本的
な問題がある。まず、開発費用が極めて高く、次にソフ
トウェアがメモリおよび処理空間を大部分使い果たし、
そのＩＣが、競合する他のＩＣによれば行なわれ得るよ
うな他のタスクを実行することを不可能にする。
を完全にハードウェアで実現したように、ある製造業者
は層２を完全にソフトウェアで実現する。ＡＴ＆Ｔ・コ
ーポレーション（AT&T Corporation）はたとえば、ＨＤ
ＬＣコントローラのレベル２を完全にソフトウェアで実
現した。この実現は極めて柔軟性があるが、別の根本的
な問題がある。まず、開発費用が極めて高く、次にソフ
トウェアがメモリおよび処理空間を大部分使い果たし、
そのＩＣが、競合する他のＩＣによれば行なわれ得るよ
うな他のタスクを実行することを不可能にする。
【００１４】ほとんどのＨＤＬＣコントローラＩＣは、
層２をハードウェアおよびソフトウェアのある組合わせ
で実現する。アドバンスト・マイクロ・ディバイシイズ
・Ｉｎｃ．（Advanced Micro Devices, Inc.）（ＡＭ
Ｄ）はたとえば、層２をハードウェアとソフトウェアと
の組合わせで実現するＨＤＬＣコントローラを製造す
る。これら既存のＨＤＬＣコントローラの問題は、まだ
それらのハードウェアの複雑性が比較的高いということ
である。過去の設計アプローチは、ＩＣによって行なわ
れるべき機能の各々に対して回路を設計するか、または
別個のカウンタもしくは他の構成要素を挿入することで
あった。これらの回路およびカウンタは接続されてＩＣ
を完成する。この設計工程の結果、ＩＣはフォーマット
から戻す機能を行なうための一連のシフトレジスタおよ
びコンパレータと冗長なハードウェアとを有することに
なった。この複雑性はＨＤＬＣ・ＩＣのコストを上げ、
究極的にはＩＣの柔軟性を低減した。
層２をハードウェアおよびソフトウェアのある組合わせ
で実現する。アドバンスト・マイクロ・ディバイシイズ
・Ｉｎｃ．（Advanced Micro Devices, Inc.）（ＡＭ
Ｄ）はたとえば、層２をハードウェアとソフトウェアと
の組合わせで実現するＨＤＬＣコントローラを製造す
る。これら既存のＨＤＬＣコントローラの問題は、まだ
それらのハードウェアの複雑性が比較的高いということ
である。過去の設計アプローチは、ＩＣによって行なわ
れるべき機能の各々に対して回路を設計するか、または
別個のカウンタもしくは他の構成要素を挿入することで
あった。これらの回路およびカウンタは接続されてＩＣ
を完成する。この設計工程の結果、ＩＣはフォーマット
から戻す機能を行なうための一連のシフトレジスタおよ
びコンパレータと冗長なハードウェアとを有することに
なった。この複雑性はＨＤＬＣ・ＩＣのコストを上げ、
究極的にはＩＣの柔軟性を低減した。
【００１５】フラグおよびアボート検出、ゼロ削除、フ
レーム内およびフレーム外状態の検出を単一の論理装置
で実現し、プロセス全体を制御するステートマシンの機
能も行なう簡単なＨＤＬＣコントローラを有することは
際立った利点であろう。冗長なハードウェアを有さず、
シフトレジスタの数が少なく、かつ複雑で高価な比較回
路を有さない、そのようなＨＤＬＣコントローラを与え
ることはさらに有利であろう。
レーム内およびフレーム外状態の検出を単一の論理装置
で実現し、プロセス全体を制御するステートマシンの機
能も行なう簡単なＨＤＬＣコントローラを有することは
際立った利点であろう。冗長なハードウェアを有さず、
シフトレジスタの数が少なく、かつ複雑で高価な比較回
路を有さない、そのようなＨＤＬＣコントローラを与え
ることはさらに有利であろう。
【００１６】
【発明の概要】１つの局面において、この発明はデータ
リンクを介してシリアル化されたデータのフレームを受
信するＨＤＬＣ受信機のデータ受信機能を制御するため
のハイレベルデータリンクコントローラ（ＨＤＬＣ）受
信機ステートマシンである。ステートマシンは集積回路
上に単一の論理装置を含み、この装置は受信データのフ
レーム内状態を決定し、受信データがフレーム内の状態
である場合ゼロ削除を行ない、受信データ内のアボート
信号を検出し、フレーム内状態を決定するための手段、
ゼロ削除を行なうための手段、およびアボート信号を検
出するための手段を制御することが可能である。
リンクを介してシリアル化されたデータのフレームを受
信するＨＤＬＣ受信機のデータ受信機能を制御するため
のハイレベルデータリンクコントローラ（ＨＤＬＣ）受
信機ステートマシンである。ステートマシンは集積回路
上に単一の論理装置を含み、この装置は受信データのフ
レーム内状態を決定し、受信データがフレーム内の状態
である場合ゼロ削除を行ない、受信データ内のアボート
信号を検出し、フレーム内状態を決定するための手段、
ゼロ削除を行なうための手段、およびアボート信号を検
出するための手段を制御することが可能である。
【００１７】別の局面において、この発明はハイレベル
データリンクを介してシリアル化されたデータのフレー
ムを受信するための、かつ制御マイクロプロセッサによ
ってデータが読出されるまで受信データを記憶するため
の受信機である。受信機は集積回路上に単一の論理装置
を含み、この装置は受信データ内のフレーム開始フラ
グ、アボート信号、およびフレーム終了フラグを検出す
る機能と、データを含まない０を削除する機能と、ゲー
トされたクロック信号を発生する機能とを行なう。受信
機はさらに、シリアル化されたデータをパラレルデータ
に変換するためのシフトレジスタと、受信データのフレ
ームの妥当性を検査するための巡回冗長検査（ＣＲＣ）
チェッカと、制御マイクロプロセッサによってデータが
読出されるまでそのパラレルデータを記憶するための先
入れ先出し（ＦＩＦＯ）バッファとを含む。
データリンクを介してシリアル化されたデータのフレー
ムを受信するための、かつ制御マイクロプロセッサによ
ってデータが読出されるまで受信データを記憶するため
の受信機である。受信機は集積回路上に単一の論理装置
を含み、この装置は受信データ内のフレーム開始フラ
グ、アボート信号、およびフレーム終了フラグを検出す
る機能と、データを含まない０を削除する機能と、ゲー
トされたクロック信号を発生する機能とを行なう。受信
機はさらに、シリアル化されたデータをパラレルデータ
に変換するためのシフトレジスタと、受信データのフレ
ームの妥当性を検査するための巡回冗長検査（ＣＲＣ）
チェッカと、制御マイクロプロセッサによってデータが
読出されるまでそのパラレルデータを記憶するための先
入れ先出し（ＦＩＦＯ）バッファとを含む。
【００１８】さらに別の局面において、この発明は、集
積回路上に単一の論理装置を含むＨＤＬＣ受信機ステー
トマシンを利用して、データリンクを介してシリアル化
されたデータのフレームを受信するハイレベルデータリ
ンクコントローラ（ＨＤＬＣ）受信機のデータ受信機能
を制御する方法である。この方法は、受信データのフレ
ーム内状態を決定するステップと、受信データがフレー
ム内である場合ゼロ削除を行なうステップと、受信デー
タ内のアボート信号を検出するステップと、フレーム内
状態を決定するための手段、ゼロ削除を行なうための手
段、およびアボート信号を検出するための手段を制御す
るステップとを含む。
積回路上に単一の論理装置を含むＨＤＬＣ受信機ステー
トマシンを利用して、データリンクを介してシリアル化
されたデータのフレームを受信するハイレベルデータリ
ンクコントローラ（ＨＤＬＣ）受信機のデータ受信機能
を制御する方法である。この方法は、受信データのフレ
ーム内状態を決定するステップと、受信データがフレー
ム内である場合ゼロ削除を行なうステップと、受信デー
タ内のアボート信号を検出するステップと、フレーム内
状態を決定するための手段、ゼロ削除を行なうための手
段、およびアボート信号を検出するための手段を制御す
るステップとを含む。
【００１９】添付の図面を参照することによって、この
発明はより理解され、その多くの目的および利点が当業
者により明らかとなるであろう。
発明はより理解され、その多くの目的および利点が当業
者により明らかとなるであろう。
【００２０】
【詳細な説明】図２は既存のＨＤＬＣ受信機２０のブロ
ック図である。シリアルデータはシリアルバスポート２
１を介して受信される。ポート２１から、データはゼロ
削除回路２２およびフラグ／アボート検出回路２３へ送
られる。状態および制御情報は直列バスポート２１およ
び１組の受信機状態／制御レジスタ２４間で送受信され
る。フラグ／アボート検出回路２３からのデータも受信
機状態／制御レジスタ２４へ送られる。ゼロ削除回路２
２の後にデータは一連のシフトレジスタ２５ａ−２５ｄ
へ送られ、そこでデータ比較が行なわれ得る。シフトレ
ジスタ２５ａの後、データは巡回冗長検査（ＣＲＣ）チ
ェッカ回路２６へも送られ、そこで受信されたデータフ
レームの妥当性が検査される。この妥当性検査の結果は
ＣＲＣチェッカ２６から受信機状態／制御レジスタ２４
へ送られる。
ック図である。シリアルデータはシリアルバスポート２
１を介して受信される。ポート２１から、データはゼロ
削除回路２２およびフラグ／アボート検出回路２３へ送
られる。状態および制御情報は直列バスポート２１およ
び１組の受信機状態／制御レジスタ２４間で送受信され
る。フラグ／アボート検出回路２３からのデータも受信
機状態／制御レジスタ２４へ送られる。ゼロ削除回路２
２の後にデータは一連のシフトレジスタ２５ａ−２５ｄ
へ送られ、そこでデータ比較が行なわれ得る。シフトレ
ジスタ２５ａの後、データは巡回冗長検査（ＣＲＣ）チ
ェッカ回路２６へも送られ、そこで受信されたデータフ
レームの妥当性が検査される。この妥当性検査の結果は
ＣＲＣチェッカ２６から受信機状態／制御レジスタ２４
へ送られる。
【００２１】シフトレジスタ２５ａからのデータ、およ
び受信機状態／制御レジスタ２４からのデータは短フレ
ーム検出回路２７へも送られる。フレームの許容可能な
最小長は特定の受信機で使用されている特定のプロトコ
ルに依存し、短フレーム検出器２７が許容可能な最短長
よりも短い受信フレームを検出すると、この情報は受信
機状態／制御レジスタ２４へ送られ、そのフレームは廃
棄される。同様に、受信バイトカウンタ／長フレーム検
出器２８は受信フレームが長すぎるかどうかを決定す
る。フレームが長すぎた場合、それは３２バイトのＦＩ
ＦＯバッファ２９をオーバーランするであろう。したが
って、長フレームが受信バイトカウンタ／長フレーム検
出器２８によって検出されると、その結果は受信バイト
カウンタレジスタ３１へ直ちに送られ、そのデータは廃
棄される。受信機状態／制御レジスタからの状態および
制御情報はダイレクトメモリアクセス（ＤＭＡ）制御お
よびしきい値到達論理回路３２へも送られ、その後にＤ
ＭＡ制御３３へ送られる。この受信機はアドレス検出器
３４においてアドレス検出も行なうが、この機能はこの
発明には関連していないのでさらに説明しない。
び受信機状態／制御レジスタ２４からのデータは短フレ
ーム検出回路２７へも送られる。フレームの許容可能な
最小長は特定の受信機で使用されている特定のプロトコ
ルに依存し、短フレーム検出器２７が許容可能な最短長
よりも短い受信フレームを検出すると、この情報は受信
機状態／制御レジスタ２４へ送られ、そのフレームは廃
棄される。同様に、受信バイトカウンタ／長フレーム検
出器２８は受信フレームが長すぎるかどうかを決定す
る。フレームが長すぎた場合、それは３２バイトのＦＩ
ＦＯバッファ２９をオーバーランするであろう。したが
って、長フレームが受信バイトカウンタ／長フレーム検
出器２８によって検出されると、その結果は受信バイト
カウンタレジスタ３１へ直ちに送られ、そのデータは廃
棄される。受信機状態／制御レジスタからの状態および
制御情報はダイレクトメモリアクセス（ＤＭＡ）制御お
よびしきい値到達論理回路３２へも送られ、その後にＤ
ＭＡ制御３３へ送られる。この受信機はアドレス検出器
３４においてアドレス検出も行なうが、この機能はこの
発明には関連していないのでさらに説明しない。
【００２２】この発明の教示に従って構成された大幅に
簡略化されたＨＤＬＣ受信機４０のブロック図が図３に
示される。ＨＤＬＣ受信機ステートマシン４１は、図２
の既存のＨＤＬＣ受信機２０に使用されるゼロ削除回路
２２、フラグ／アボート検出回路２３、およびシフトレ
ジスタ２５ｂ−ｄに取って代わる。さらに、図２の３２
バイトの大きなＦＩＦＯバッファ２９は２ワード深さの
受信ＦＩＦＯバッファ４９と置換えられる。ＨＤＬＣ受
信機ステートマシンへの入力は、ＨＤＬＣ送信機からの
シリアルデータストリーム４４およびクロック入力４５
を含む。ＨＤＬＣ受信機ステートマシン４１は、開始フ
ラグ検出機能と、最初の非フラグ、非アボート文字の検
出、すなわちフレーム内状態の決定機能と、ゼロ削除機
能と、終了フラグ検出、すなわちフレーム外決定機能
と、アボート検出機能とを行なう。
簡略化されたＨＤＬＣ受信機４０のブロック図が図３に
示される。ＨＤＬＣ受信機ステートマシン４１は、図２
の既存のＨＤＬＣ受信機２０に使用されるゼロ削除回路
２２、フラグ／アボート検出回路２３、およびシフトレ
ジスタ２５ｂ−ｄに取って代わる。さらに、図２の３２
バイトの大きなＦＩＦＯバッファ２９は２ワード深さの
受信ＦＩＦＯバッファ４９と置換えられる。ＨＤＬＣ受
信機ステートマシンへの入力は、ＨＤＬＣ送信機からの
シリアルデータストリーム４４およびクロック入力４５
を含む。ＨＤＬＣ受信機ステートマシン４１は、開始フ
ラグ検出機能と、最初の非フラグ、非アボート文字の検
出、すなわちフレーム内状態の決定機能と、ゼロ削除機
能と、終了フラグ検出、すなわちフレーム外決定機能
と、アボート検出機能とを行なう。
【００２３】シリアルデータストリーム４４は図３の左
側で簡略化されたＨＤＬＣ受信機４０に入り、そこでデ
ータはＨＤＬＣ受信機ステートマシン４１および８ビッ
トシフトレジスタ４６へ向けられる。８ビットシフトレ
ジスタ４６から、データは妥当性の確認のために標準Ｃ
ＣＩＴＴ・ＣＲＣ−１６・ＣＲＣチェッカ４７へ送られ
る。ゲートされたクロック信号４８はＨＤＬＣ受信機ス
テートマシン４１から８ビットシフトレジスタ４６およ
びＣＲＣチェッカ４７へ送られる。８ビットシフトレジ
スタ４６はシリアルデータストリーム４４を８ビットワ
ードに変換し、これは受信ＦＩＦＯバッファ４９の２つ
の層４２および４３へロードされることができる。マス
タ受信クロック（図示せず）がゲートされてオンとなっ
たとき、データは８ビットシフトレジスタ４６によって
受信される。マスタ受信クロックは、受信機がフレーム
内の状態にあるときゲートされてオンとなり、受信機が
フレーム外の状態にあるか、または０を削除していると
きゲートされてオフとなる。
側で簡略化されたＨＤＬＣ受信機４０に入り、そこでデ
ータはＨＤＬＣ受信機ステートマシン４１および８ビッ
トシフトレジスタ４６へ向けられる。８ビットシフトレ
ジスタ４６から、データは妥当性の確認のために標準Ｃ
ＣＩＴＴ・ＣＲＣ−１６・ＣＲＣチェッカ４７へ送られ
る。ゲートされたクロック信号４８はＨＤＬＣ受信機ス
テートマシン４１から８ビットシフトレジスタ４６およ
びＣＲＣチェッカ４７へ送られる。８ビットシフトレジ
スタ４６はシリアルデータストリーム４４を８ビットワ
ードに変換し、これは受信ＦＩＦＯバッファ４９の２つ
の層４２および４３へロードされることができる。マス
タ受信クロック（図示せず）がゲートされてオンとなっ
たとき、データは８ビットシフトレジスタ４６によって
受信される。マスタ受信クロックは、受信機がフレーム
内の状態にあるときゲートされてオンとなり、受信機が
フレーム外の状態にあるか、または０を削除していると
きゲートされてオフとなる。
【００２４】さらに図３を参照すると、受信ＦＩＦＯバ
ッファ４９は、マイクロプロセッサインタフェースを含
むデータバスに８ビットシフトレジスタ４６を接続する
２ワード深さのバッファを含み得る。受信ＦＩＦＯバッ
ファ４９に記憶される各ワードは８つのデータビット
と、３つの状態ビット、すなわちＦＩＦＯロケーション
「フル（Full）」ビット、ＣＲＣビット、およびメッセ
ージ終結（ＥＯＭ）ビットとを含む。各バイトはＨＤＬ
Ｃ受信機４０によって受信されると、受信ＦＩＦＯ４９
にロードされるが、次のバイトまたは終了フラグが検出
されるまで進むことができない。そのとき、終了フラグ
が検出された場合フルビットがＥＯＭビットとともにセ
ットされ、ＣＲＣが検査しない場合ＣＲＣビットが「無
効」にセットされる。状態ビットがセットされた後、バ
イトはＦＩＦＯにおいて進むことができる。
ッファ４９は、マイクロプロセッサインタフェースを含
むデータバスに８ビットシフトレジスタ４６を接続する
２ワード深さのバッファを含み得る。受信ＦＩＦＯバッ
ファ４９に記憶される各ワードは８つのデータビット
と、３つの状態ビット、すなわちＦＩＦＯロケーション
「フル（Full）」ビット、ＣＲＣビット、およびメッセ
ージ終結（ＥＯＭ）ビットとを含む。各バイトはＨＤＬ
Ｃ受信機４０によって受信されると、受信ＦＩＦＯ４９
にロードされるが、次のバイトまたは終了フラグが検出
されるまで進むことができない。そのとき、終了フラグ
が検出された場合フルビットがＥＯＭビットとともにセ
ットされ、ＣＲＣが検査しない場合ＣＲＣビットが「無
効」にセットされる。状態ビットがセットされた後、バ
イトはＦＩＦＯにおいて進むことができる。
【００２５】図４はＨＤＬＣ受信機ステートマシン４１
の意思決定プロセスにおける様々な状態を示すフローチ
ャートである。状態１は、受信機４０が始めに能動化ま
たはリセットされたときのマシン４１の状態である。０
が検出されると、マシンは状態２へ移る。状態２は基本
状態および５つのサブステート２Ａ−２Ｅを含む。状態
２において、マシンは６個の連続した１（111111）を探
し、これは存在し得る開始フラグ、アボート信号、また
はアイドル状態を示す。１が検出されるたびに、カウン
タはインクリメントされ、マシンは状態２の次のサブス
テートへ移る。カウンタは、連続した６個の１が受信さ
れる前に０が検出されると常にクリアされ、マシンは状
態２へ戻る。連続した６個の１が検出されると、マシン
は状態３へ移る。さらに１が状態３で検出され、合計で
７個の１が連続した場合、マシンはアボートまたはアイ
ドル信号を認識し、状態１へ戻る。代わりに、０が状態
３で検出された場合、フラグ（01111110）の信号が認識
され、マシンは状態４へ移る。
の意思決定プロセスにおける様々な状態を示すフローチ
ャートである。状態１は、受信機４０が始めに能動化ま
たはリセットされたときのマシン４１の状態である。０
が検出されると、マシンは状態２へ移る。状態２は基本
状態および５つのサブステート２Ａ−２Ｅを含む。状態
２において、マシンは６個の連続した１（111111）を探
し、これは存在し得る開始フラグ、アボート信号、また
はアイドル状態を示す。１が検出されるたびに、カウン
タはインクリメントされ、マシンは状態２の次のサブス
テートへ移る。カウンタは、連続した６個の１が受信さ
れる前に０が検出されると常にクリアされ、マシンは状
態２へ戻る。連続した６個の１が検出されると、マシン
は状態３へ移る。さらに１が状態３で検出され、合計で
７個の１が連続した場合、マシンはアボートまたはアイ
ドル信号を認識し、状態１へ戻る。代わりに、０が状態
３で検出された場合、フラグ（01111110）の信号が認識
され、マシンは状態４へ移る。
【００２６】状態４は基本状態および８つのサブステー
ト４Ａ−４Ｈを含む。状態４で受信された最初のビット
が１である場合、マシンは状態４Ａに移る。受信された
最初のビットが０である場合、マシンは状態４Ｆへ移
り、そこで２番目のビットが検査される。２番目のビッ
トも０である場合、マシンは受信された文字がフラグま
たはアボート信号ではないと決定し、状態４Ｇで「フレ
ーム内」の状態になる。状態４Ｇはそこで状態５へ直接
遷移する。しかし、状態４Ｆで２番目のビットが１であ
る場合、受信された文字がフラグまたはアボート信号で
ある可能性がまだあり、したがってマシンは状態４Ａへ
移る。状態４Ａ、４Ｂ、４Ｃおよび４Ｄにおいて、後続
のビットが順に検査され、それらのいずれかが０である
場合、マシンは受信された文字がフラグまたはアボート
信号ではないと認識し、状態４Ｇでフレーム内の状態に
なる。しかし、マシンが状態４Ａ−４Ｄで１を受信し続
けた場合、マシンは状態４Ｅに入る。
ト４Ａ−４Ｈを含む。状態４で受信された最初のビット
が１である場合、マシンは状態４Ａに移る。受信された
最初のビットが０である場合、マシンは状態４Ｆへ移
り、そこで２番目のビットが検査される。２番目のビッ
トも０である場合、マシンは受信された文字がフラグま
たはアボート信号ではないと決定し、状態４Ｇで「フレ
ーム内」の状態になる。状態４Ｇはそこで状態５へ直接
遷移する。しかし、状態４Ｆで２番目のビットが１であ
る場合、受信された文字がフラグまたはアボート信号で
ある可能性がまだあり、したがってマシンは状態４Ａへ
移る。状態４Ａ、４Ｂ、４Ｃおよび４Ｄにおいて、後続
のビットが順に検査され、それらのいずれかが０である
場合、マシンは受信された文字がフラグまたはアボート
信号ではないと認識し、状態４Ｇでフレーム内の状態に
なる。しかし、マシンが状態４Ａ−４Ｄで１を受信し続
けた場合、マシンは状態４Ｅに入る。
【００２７】１が状態４Ｅで受信された場合、マシンは
そこで連続した６個の１を受信しており、フラグが認識
される。マシンはそこで状態３へ戻る。しかし、０が状
態４Ｅで受信された場合、マシンはこの０を、その信号
を有効とし、フラグまたはアボート信号として解釈され
ることができないようにするためにＨＤＬＣ送信機によ
って挿入された０として認識する。したがって、マシン
は状態４Ｈに移りフレーム内の状態となり、このビット
を削除する。状態４Ｈはそこで状態５へ直接遷移する。
そこで連続した６個の１を受信しており、フラグが認識
される。マシンはそこで状態３へ戻る。しかし、０が状
態４Ｅで受信された場合、マシンはこの０を、その信号
を有効とし、フラグまたはアボート信号として解釈され
ることができないようにするためにＨＤＬＣ送信機によ
って挿入された０として認識する。したがって、マシン
は状態４Ｈに移りフレーム内の状態となり、このビット
を削除する。状態４Ｈはそこで状態５へ直接遷移する。
【００２８】状態５は状態４Ｇまたは４Ｈの後に入る状
態であり、９つのサブステート５Ａ−５Ｉを有する。状
態５で受信された最初のビットが０である場合、遷移は
起こらず、マシンは状態５のままである。受信された最
初のビットが１である場合、マシンは状態５Ａへ移る。
状態５Ａ、５Ｂ、５Ｃ、および５Ｄにおいて、後続のビ
ットが順に検査され、それらのいずれかが０である場
合、マシンは受信された文字がフラグまたはアボート信
号ではないと認識し、状態５へ戻る。しかし、マシンが
状態５Ａ−５Ｄで１を受信し続けた場合、状態５Ｅに入
る。
態であり、９つのサブステート５Ａ−５Ｉを有する。状
態５で受信された最初のビットが０である場合、遷移は
起こらず、マシンは状態５のままである。受信された最
初のビットが１である場合、マシンは状態５Ａへ移る。
状態５Ａ、５Ｂ、５Ｃ、および５Ｄにおいて、後続のビ
ットが順に検査され、それらのいずれかが０である場
合、マシンは受信された文字がフラグまたはアボート信
号ではないと認識し、状態５へ戻る。しかし、マシンが
状態５Ａ−５Ｄで１を受信し続けた場合、状態５Ｅに入
る。
【００２９】状態５Ｅにおいて、マシンは連続した５個
の１を受信している。したがって、０が受信された場
合、マシンはこの０を、その信号を有効とし、フラグま
たはアボート信号として解釈されないようにするために
ＨＤＬＣ送信機によって挿入された０と認識する。した
がって、マシンはこのビットを削除し、状態５へ戻る。
しかし、状態５Ｅで、６番目の１が受信された場合、マ
シンは終了フラグまたは存在し得るアボート信号を認識
し、状態５Ｆへ移る。
の１を受信している。したがって、０が受信された場
合、マシンはこの０を、その信号を有効とし、フラグま
たはアボート信号として解釈されないようにするために
ＨＤＬＣ送信機によって挿入された０と認識する。した
がって、マシンはこのビットを削除し、状態５へ戻る。
しかし、状態５Ｅで、６番目の１が受信された場合、マ
シンは終了フラグまたは存在し得るアボート信号を認識
し、状態５Ｆへ移る。
【００３０】状態５Ｆにおいて、次のビットが検査さ
れ、それが７番目の１である場合、アボート信号が認識
され、マシンは状態５Ｉへ移る。状態５Ｉにおいて、ア
ボート指示が活性化され、状態ビットがＨＤＬＣ状態レ
ジスタ内にセットされ、マシンは状態１へリセットす
る。しかし状態５Ｆで０が受信された場合、マシンは終
了フラグを認識し、状態５Ｈへ移る。状態５Ｈにおいて
終了フラグ指示が活性化され、フレーム外状態を示す。
さらに、ＨＤＬＣ状態レジスタ内に状態ビットがセット
され、マシンは状態５Ｊへ移る。
れ、それが７番目の１である場合、アボート信号が認識
され、マシンは状態５Ｉへ移る。状態５Ｉにおいて、ア
ボート指示が活性化され、状態ビットがＨＤＬＣ状態レ
ジスタ内にセットされ、マシンは状態１へリセットす
る。しかし状態５Ｆで０が受信された場合、マシンは終
了フラグを認識し、状態５Ｈへ移る。状態５Ｈにおいて
終了フラグ指示が活性化され、フレーム外状態を示す。
さらに、ＨＤＬＣ状態レジスタ内に状態ビットがセット
され、マシンは状態５Ｊへ移る。
【００３１】状態５Ｊにおいて、マシンは終了フラグの
後に続く文字が０または１のいずれで始まるかを決定す
る。終了フラグは新しいパケットの開始フラグであり
得、したがって次のビットが１である場合、マシンは状
態４Ａへ移る。しかし、状態５Ｊで次のビットが０であ
る場合、マシンは状態４へ移る。
後に続く文字が０または１のいずれで始まるかを決定す
る。終了フラグは新しいパケットの開始フラグであり
得、したがって次のビットが１である場合、マシンは状
態４Ａへ移る。しかし、状態５Ｊで次のビットが０であ
る場合、マシンは状態４へ移る。
【００３２】さらに図４を参照すると、状態２、４およ
び５で行なわれる計数機能が同じであることが注目され
る。各状態において、１が受信された場合、カウンタが
インクリメントされ、マシンは次の後続サブステートへ
移る。０が受信された場合、マシンは異なる状態へ移る
か、または現在作動している基本状態へ、たとえば状態
２Ｃから状態２へ移る。今までのＨＤＬＣコントローラ
では、状態２、４および５で行なわれる機能は別個の回
路またはカウンタで実現され、不必要な冗長性および費
用をＩＣに加えていた。この発明では、状態２、４およ
び５の機能は単一の３ビットカウンタを使用して実現さ
れ得、ＨＤＬＣ受信機における冗長なハードウェアをさ
らに減じ得る。
び５で行なわれる計数機能が同じであることが注目され
る。各状態において、１が受信された場合、カウンタが
インクリメントされ、マシンは次の後続サブステートへ
移る。０が受信された場合、マシンは異なる状態へ移る
か、または現在作動している基本状態へ、たとえば状態
２Ｃから状態２へ移る。今までのＨＤＬＣコントローラ
では、状態２、４および５で行なわれる機能は別個の回
路またはカウンタで実現され、不必要な冗長性および費
用をＩＣに加えていた。この発明では、状態２、４およ
び５の機能は単一の３ビットカウンタを使用して実現さ
れ得、ＨＤＬＣ受信機における冗長なハードウェアをさ
らに減じ得る。
【００３３】図５は８ビットシフトレジスタ４６（図
３）によって行なわれる機能のフローチャートである。
先に述べたように、８ビットシフトレジスタ４６はシリ
アルデータストリーム４４を、ＦＩＦＯバッファ４２お
よび４３にロードすることができる８ビットワードに変
換する。８ビットシフトレジスタ４６は、受信機がリセ
ットされる場合、またはそうでなければフレーム内の状
態ではない場合、状態１にある。ＨＤＬＣ受信機ステー
トマシン（図４）がフレーム内の状態になる場合、８ビ
ットシフトレジスタ４６は状態２へ移り、そこで３ビッ
トカウンタ（図示せず）がリセットされる。８ビットシ
フトレジスタ４６はそこで状態３へ移り、ゲートされた
クロック信号が受信されるたび、すなわちデータビット
がシフトレジスタにシフトされるたびに３ビットカウン
タがインクリメントされる。カウンタが８に達すると、
シフトレジスタ４６はいっぱいになり、ＦＩＦＯロード
信号が８ビットＦＩＦＯバッファ４２および４３へ送ら
れる。シフトレジスタはそこで状態２へ戻り、そこで３
ビットカウンタがリセットされる。
３）によって行なわれる機能のフローチャートである。
先に述べたように、８ビットシフトレジスタ４６はシリ
アルデータストリーム４４を、ＦＩＦＯバッファ４２お
よび４３にロードすることができる８ビットワードに変
換する。８ビットシフトレジスタ４６は、受信機がリセ
ットされる場合、またはそうでなければフレーム内の状
態ではない場合、状態１にある。ＨＤＬＣ受信機ステー
トマシン（図４）がフレーム内の状態になる場合、８ビ
ットシフトレジスタ４６は状態２へ移り、そこで３ビッ
トカウンタ（図示せず）がリセットされる。８ビットシ
フトレジスタ４６はそこで状態３へ移り、ゲートされた
クロック信号が受信されるたび、すなわちデータビット
がシフトレジスタにシフトされるたびに３ビットカウン
タがインクリメントされる。カウンタが８に達すると、
シフトレジスタ４６はいっぱいになり、ＦＩＦＯロード
信号が８ビットＦＩＦＯバッファ４２および４３へ送ら
れる。シフトレジスタはそこで状態２へ戻り、そこで３
ビットカウンタがリセットされる。
【００３４】図６はＦＩＦＯ受信バッファ４９によって
行なわれる機能のフローチャートである。状態１、アイ
ドル状態に入るのは、ＨＤＬＣ受信機がリセットされる
場合、ＨＤＬＣコントローラがまずオンにされる場合、
またはＦＩＦＯバッファ４９が空になる場合である。バ
ッファは１バイトのデータが８ビットシフトレジスタ４
６からＦＩＦＯバッファ４９にロードされると状態２に
移る。バッファは、２番目かつ最後のデータバイトが２
ワード深さのＦＩＦＯバッファ４９にロードされると状
態３へ移る。状態２および状態３において、バッファは
「データ使用可能」フラグを発生し、これはマイクロプ
ロセッサインタフェースへ送られる。１バイトのデータ
がマイクロプロセッサによって読出されると常に、バッ
ファ４９は次に低い状態、たとえば状態３から状態２
へ、または状態２から状態１へ戻る。２バイトが既にロ
ードされているとき、シフトレジスタ４６がさらなるデ
ータバイトをロードしようとすると、バッファは状態４
へ入る。状態４において、ロードは阻止され、オーバラ
ンフラグがセットされ、バッファは状態３へ戻る。
行なわれる機能のフローチャートである。状態１、アイ
ドル状態に入るのは、ＨＤＬＣ受信機がリセットされる
場合、ＨＤＬＣコントローラがまずオンにされる場合、
またはＦＩＦＯバッファ４９が空になる場合である。バ
ッファは１バイトのデータが８ビットシフトレジスタ４
６からＦＩＦＯバッファ４９にロードされると状態２に
移る。バッファは、２番目かつ最後のデータバイトが２
ワード深さのＦＩＦＯバッファ４９にロードされると状
態３へ移る。状態２および状態３において、バッファは
「データ使用可能」フラグを発生し、これはマイクロプ
ロセッサインタフェースへ送られる。１バイトのデータ
がマイクロプロセッサによって読出されると常に、バッ
ファ４９は次に低い状態、たとえば状態３から状態２
へ、または状態２から状態１へ戻る。２バイトが既にロ
ードされているとき、シフトレジスタ４６がさらなるデ
ータバイトをロードしようとすると、バッファは状態４
へ入る。状態４において、ロードは阻止され、オーバラ
ンフラグがセットされ、バッファは状態３へ戻る。
【００３５】図７はＣＲＣチェッカ４７によって行なわ
れる機能のフローチャートである。ＣＲＣチェッカ４７
にはまずオール１がロードされ、送信されたフレームチ
ェックシーケンス１５を含む完全なパケット１７（図
１）が受信された後ＦＯＢ８に対して検査される。ＣＲ
Ｃチェッカ４７は、ＨＤＬＣ受信機がリセットされると
き、ＨＤＬＣコントローラがまずオンにされるとき、フ
レーム内の状態である間にアボート信号が受信されると
き、または終了フラグ１６が検出されるとき、状態１、
アイドル状態に入る。ＨＤＬＣ受信機がフレーム内の状
態になり、ＣＲＣチェッカ４７が能動化されると、状態
１から状態２に入る。状態２において、ＨＤＬＣ受信機
ステートマシン４１（図３）からのゲートされたクロッ
ク信号によってクロックインされると、ＣＲＣは各受信
ビット（削除された０を除く）を計算される。終了フラ
グ１６がＨＤＬＣ受信機ステートマシン４１によって検
出されると、ＣＲＣ計算は完了する。終了フラグ１６は
このとき８ビットシフトレジスタ４６内にあり、ＣＲＣ
チェッカ４７へシフトされていない。ＣＲＣチェッカ４
７はそこで状態３へ移る。状態３において、ＣＲＣチェ
ッカ４７の内容はＦＯＢ８ ｈｅｘと比較される。一致
するとそれは有効パケットであることを示す。不一致で
あるとそれはエラーであることを示し、ＣＲＣエラービ
ット（図３の「無効パケット」）がセットされる。終了
フラグ１６の受信によってもＣＲＣチェッカ４７は状態
１へ戻る。
れる機能のフローチャートである。ＣＲＣチェッカ４７
にはまずオール１がロードされ、送信されたフレームチ
ェックシーケンス１５を含む完全なパケット１７（図
１）が受信された後ＦＯＢ８に対して検査される。ＣＲ
Ｃチェッカ４７は、ＨＤＬＣ受信機がリセットされると
き、ＨＤＬＣコントローラがまずオンにされるとき、フ
レーム内の状態である間にアボート信号が受信されると
き、または終了フラグ１６が検出されるとき、状態１、
アイドル状態に入る。ＨＤＬＣ受信機がフレーム内の状
態になり、ＣＲＣチェッカ４７が能動化されると、状態
１から状態２に入る。状態２において、ＨＤＬＣ受信機
ステートマシン４１（図３）からのゲートされたクロッ
ク信号によってクロックインされると、ＣＲＣは各受信
ビット（削除された０を除く）を計算される。終了フラ
グ１６がＨＤＬＣ受信機ステートマシン４１によって検
出されると、ＣＲＣ計算は完了する。終了フラグ１６は
このとき８ビットシフトレジスタ４６内にあり、ＣＲＣ
チェッカ４７へシフトされていない。ＣＲＣチェッカ４
７はそこで状態３へ移る。状態３において、ＣＲＣチェ
ッカ４７の内容はＦＯＢ８ ｈｅｘと比較される。一致
するとそれは有効パケットであることを示す。不一致で
あるとそれはエラーであることを示し、ＣＲＣエラービ
ット（図３の「無効パケット」）がセットされる。終了
フラグ１６の受信によってもＣＲＣチェッカ４７は状態
１へ戻る。
【００３６】代替実施例において、この発明のＨＤＬＣ
受信機ステートマシンは、図２に示される受信機に類似
のより複雑なＨＤＬＣ受信機で利用され得る。図８はこ
の発明のＨＤＬＣ受信機ステートマシンを用いて変更し
た図２のＨＤＬＣ受信機のブロック図である。ＨＤＬＣ
受信機ステートマシンはゼロ削除回路２２およびフラグ
／アボート検出回路２３に取って代わることがわかる。
受信機ステートマシンは、図２に示される受信機に類似
のより複雑なＨＤＬＣ受信機で利用され得る。図８はこ
の発明のＨＤＬＣ受信機ステートマシンを用いて変更し
た図２のＨＤＬＣ受信機のブロック図である。ＨＤＬＣ
受信機ステートマシンはゼロ削除回路２２およびフラグ
／アボート検出回路２３に取って代わることがわかる。
【００３７】図９はＨＤＬＣ制御レジスタ２４に記憶さ
れた制御ビットを示し、ビット４がこの発明の教示に従
って受信フレームの拒絶を制御する。他のビットはすべ
て標準ＨＤＬＣ制御ビットである。受信機がフレーム内
の状態にある間ビット４（受信フレーム拒絶）が１にセ
ットされた場合、受信機は強制的にフレーム外の状態と
され、開始フラグ１１（図１）を探し、受信ＦＩＦＯバ
ッファ４９（図３）がクリアされる。さらに、ビット４
は、受信機がフレーム外の状態になると０へクリアされ
る。受信機がフレーム外の状態にある間に１がビット４
に書込まれる場合には、いかなる処置もとられず、ビッ
トはセットされない。したがって、ビット４は、フレー
ム内の状態の間に１へこのビットをセットすると受信機
がフレーム外の状態となり、このビットを０へクリアす
るので、常に０として読み戻される。
れた制御ビットを示し、ビット４がこの発明の教示に従
って受信フレームの拒絶を制御する。他のビットはすべ
て標準ＨＤＬＣ制御ビットである。受信機がフレーム内
の状態にある間ビット４（受信フレーム拒絶）が１にセ
ットされた場合、受信機は強制的にフレーム外の状態と
され、開始フラグ１１（図１）を探し、受信ＦＩＦＯバ
ッファ４９（図３）がクリアされる。さらに、ビット４
は、受信機がフレーム外の状態になると０へクリアされ
る。受信機がフレーム外の状態にある間に１がビット４
に書込まれる場合には、いかなる処置もとられず、ビッ
トはセットされない。したがって、ビット４は、フレー
ム内の状態の間に１へこのビットをセットすると受信機
がフレーム外の状態となり、このビットを０へクリアす
るので、常に０として読み戻される。
【００３８】図１０はＨＤＬＣ受信機状態レジスタ２４
に記憶された状態ビットを示し、ビット０−４はこの発
明の教示に従った様々な受信機機能の状態を表わす。Ａ
ＮＤ機能と、関連したイネーブルビットとによって組合
わされたこれらのビットの各々は、１へセットされると
割込を発生する。イネーブルビットは図１１に示され、
後に説明される。ビット０は、受信ＦＩＦＯバッファ４
９がその中にデータを有するときは常に１にセットされ
る。ビット１は、受信機がＦＩＦＯバッファ４９にデー
タバイトをロードしようとし、かつＦＩＦＯバッファ４
９がいっぱいであるため、ロードが阻止されたときは常
に１にセットされる。ビット１は、ＨＤＬＣ受信機状態
レジスタ２４が読出されるたびにゼロクリアされる。
に記憶された状態ビットを示し、ビット０−４はこの発
明の教示に従った様々な受信機機能の状態を表わす。Ａ
ＮＤ機能と、関連したイネーブルビットとによって組合
わされたこれらのビットの各々は、１へセットされると
割込を発生する。イネーブルビットは図１１に示され、
後に説明される。ビット０は、受信ＦＩＦＯバッファ４
９がその中にデータを有するときは常に１にセットされ
る。ビット１は、受信機がＦＩＦＯバッファ４９にデー
タバイトをロードしようとし、かつＦＩＦＯバッファ４
９がいっぱいであるため、ロードが阻止されたときは常
に１にセットされる。ビット１は、ＨＤＬＣ受信機状態
レジスタ２４が読出されるたびにゼロクリアされる。
【００３９】ビット２は、ＦＩＦＯバッファ４９の上側
ロケーション４３（ユーザプロセッサが読出せるロケー
ション）のデータバイトが、メッセージ（ＥＯＭ）ビッ
トの終りを１にセットすることによってタグを付される
と、１にセットされる（図３を参照）。ＥＯＭビット
は、このバイトがデータパケット１７（図１）の最終バ
イトであるということを示す。ビット２は、タグを付さ
れたバイトがＦＩＦＯバッファ４９から読出されると、
ゼロクリアされる。ビット３は、ＦＩＦＯバッファ４９
の上側ロケーション４３のデータバイトが、そのＣＲＣ
ビットをゼロクリアすることによってタグを付されると
１にセットされ、それがパケットの最終バイトであり、
ＣＲＣ検査が失敗したことを示す。ビット３は、タグを
付されたバイトがＦＩＦＯバッファ４９から読出される
と、ゼロクリアされる。
ロケーション４３（ユーザプロセッサが読出せるロケー
ション）のデータバイトが、メッセージ（ＥＯＭ）ビッ
トの終りを１にセットすることによってタグを付される
と、１にセットされる（図３を参照）。ＥＯＭビット
は、このバイトがデータパケット１７（図１）の最終バ
イトであるということを示す。ビット２は、タグを付さ
れたバイトがＦＩＦＯバッファ４９から読出されると、
ゼロクリアされる。ビット３は、ＦＩＦＯバッファ４９
の上側ロケーション４３のデータバイトが、そのＣＲＣ
ビットをゼロクリアすることによってタグを付されると
１にセットされ、それがパケットの最終バイトであり、
ＣＲＣ検査が失敗したことを示す。ビット３は、タグを
付されたバイトがＦＩＦＯバッファ４９から読出される
と、ゼロクリアされる。
【００４０】最後の活性ビットはビット４である。ビッ
ト４は、受信機がフレーム内の状態にある間アボート信
号が受信されると、１にセットされる。アボート信号の
結果として、受信機はアボート状態に入り、ＦＩＦＯバ
ッファ４９をクリアする。ビット４は、ＨＤＬＣ受信機
状態レジスタ２４が読出されると、ゼロクリアされる。
ビット５−７は受信機の将来の機能の状態を報告するた
めの予備である。
ト４は、受信機がフレーム内の状態にある間アボート信
号が受信されると、１にセットされる。アボート信号の
結果として、受信機はアボート状態に入り、ＦＩＦＯバ
ッファ４９をクリアする。ビット４は、ＨＤＬＣ受信機
状態レジスタ２４が読出されると、ゼロクリアされる。
ビット５−７は受信機の将来の機能の状態を報告するた
めの予備である。
【００４１】図１１はＨＤＬＣ受信機割込イネーブルレ
ジスタに記憶されるイネーブルビットを示し、ビット０
−４は、ＡＮＤ機能によってＨＤＬＣ受信機状態レジス
タ（図１０）からの状態ビットと組合わされると、この
発明のＨＤＬＣ受信機内の割込の能動化および不能化を
行なう。ビット０が１にセットされた場合、受信ＦＩＦ
Ｏバッファ４９内にデータがあるときには常に割込が報
告される。ビット０がゼロクリアされた場合、割込は阻
止される。ビット１が１にセットされた場合、受信ＦＩ
ＦＯバッファ４９のオーバーランが生じると割込が報告
される。ビット１がゼロクリアされた場合、割込は阻止
される。ビット２が１にセットされた場合、ＦＩＦＯバ
ッファ４９の上側ロケーション４３のデータバイトが、
そのＥＯＭビットを１にセットすることによってパケッ
ト１７の最後のバイトとしてタグを付されると、割込が
報告される。ビット２がゼロクリアされた場合、割込は
阻止される。ビット３が１にセットされた場合、ＦＩＦ
Ｏバッファ４９の上側ロケーション４３のデータバイト
が受信されＣＲＣチェックが無効であると、割込が報告
される。ビット３がゼロクリアされた場合、割込は阻止
される。
ジスタに記憶されるイネーブルビットを示し、ビット０
−４は、ＡＮＤ機能によってＨＤＬＣ受信機状態レジス
タ（図１０）からの状態ビットと組合わされると、この
発明のＨＤＬＣ受信機内の割込の能動化および不能化を
行なう。ビット０が１にセットされた場合、受信ＦＩＦ
Ｏバッファ４９内にデータがあるときには常に割込が報
告される。ビット０がゼロクリアされた場合、割込は阻
止される。ビット１が１にセットされた場合、受信ＦＩ
ＦＯバッファ４９のオーバーランが生じると割込が報告
される。ビット１がゼロクリアされた場合、割込は阻止
される。ビット２が１にセットされた場合、ＦＩＦＯバ
ッファ４９の上側ロケーション４３のデータバイトが、
そのＥＯＭビットを１にセットすることによってパケッ
ト１７の最後のバイトとしてタグを付されると、割込が
報告される。ビット２がゼロクリアされた場合、割込は
阻止される。ビット３が１にセットされた場合、ＦＩＦ
Ｏバッファ４９の上側ロケーション４３のデータバイト
が受信されＣＲＣチェックが無効であると、割込が報告
される。ビット３がゼロクリアされた場合、割込は阻止
される。
【００４２】ビット４はＨＤＬＣ受信機割込イネーブル
レジスタの最後の活性ビットである。ビット４が１にセ
ットされた場合、フレーム内の状態にある間アボート信
号が検出されると、割込が報告される。ビット４がゼロ
クリアされた場合、割込は阻止される。ビット５−７は
受信機の将来の機能のための予備である。
レジスタの最後の活性ビットである。ビット４が１にセ
ットされた場合、フレーム内の状態にある間アボート信
号が検出されると、割込が報告される。ビット４がゼロ
クリアされた場合、割込は阻止される。ビット５−７は
受信機の将来の機能のための予備である。
【００４３】このように、この発明の動作および構成は
前述の説明から明らかであろうと考えられる。示されか
つ説明された方法、装置およびシステムは好ましいもの
として特徴付けられたが、様々な変更および修正が、前
掲の特許請求の範囲に規定されるこの発明の精神および
範囲から逸脱せずしてその中で行なわれ得ることが容易
に明らかであろう。
前述の説明から明らかであろうと考えられる。示されか
つ説明された方法、装置およびシステムは好ましいもの
として特徴付けられたが、様々な変更および修正が、前
掲の特許請求の範囲に規定されるこの発明の精神および
範囲から逸脱せずしてその中で行なわれ得ることが容易
に明らかであろう。
【図１】既存のＨＤＬＣシステムに使用される基本ＨＤ
ＬＣフレームフォーマットの図である。
ＬＣフレームフォーマットの図である。
【図２】既存のＨＤＬＣ受信機のブロック図である。
【図３】この発明の教示に従って構成された大幅に簡略
化されたＨＤＬＣ受信機のブロック図である。
化されたＨＤＬＣ受信機のブロック図である。
【図４】この発明の教示に従って構成されたＨＤＬＣ受
信機ステートマシン４１の意思決定プロセスにおける様
々な状態を示すフローチャート図である。
信機ステートマシン４１の意思決定プロセスにおける様
々な状態を示すフローチャート図である。
【図５】この発明の教示に従って構成された８ビットシ
フトレジスタによって行なわれる機能のフローチャート
図である。
フトレジスタによって行なわれる機能のフローチャート
図である。
【図６】この発明の教示に従って構成された８ビットＦ
ＩＦＯ受信バッファによって行なわれる機能のフローチ
ャート図である。
ＩＦＯ受信バッファによって行なわれる機能のフローチ
ャート図である。
【図７】この発明の教示に従って構成された巡回冗長検
査（ＣＲＣ）チェッカによって行なわれる機能のフロー
チャート図である。
査（ＣＲＣ）チェッカによって行なわれる機能のフロー
チャート図である。
【図８】この発明の教示に従って構成されたＨＤＬＣ受
信機ステートマシンを用いて変更された図２のＨＤＬＣ
受信機のブロック図である。
信機ステートマシンを用いて変更された図２のＨＤＬＣ
受信機のブロック図である。
【図９】この発明の教示に従ったＨＤＬＣ制御レジスタ
に記憶される制御ビットを示す図である。
に記憶される制御ビットを示す図である。
【図１０】この発明の教示に従ったＨＤＬＣ受信機状態
レジスタに記憶される状態ビットを示す図である。
レジスタに記憶される状態ビットを示す図である。
【図１１】この発明の教示に従ったＨＤＬＣ受信機割込
イネーブルレジスタに記憶されるイネーブルビットを示
す図である。
イネーブルレジスタに記憶されるイネーブルビットを示
す図である。
４１：ＨＤＬＣ受信機ステートマシン ４６：８ビットシフトレジスタ ４７：ＣＲＣチェッカ ４９：受信ＦＩＦＯバッファ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 13/08 7240−5Ｋ
Claims (14)
- 【請求項１】 データリンクを介してシリアル化された
データのフレームを受信するハイレベルデータリンクコ
ントローラ（ＨＤＬＣ）受信機のデータ受信機能を制御
するためのＨＤＬＣ受信機ステートマシンであって、前
記ステートマシンは、 集積回路上に単一の論理装置を含み、前記論理装置は、 受信データのフレーム内状態を決定するための手段と、 前記受信データがフレーム内の状態にあるときゼロ削除
を行なうための手段と、 前記受信データ内のアボート信号を検出するための手段
と、 前記フレーム内状態を決定するための手段と、前記ゼロ
削除を行なうための手段と、前記アボート信号を検出す
るための手段とを制御するための手段とを含む、ステー
トマシン。 - 【請求項２】 前記受信データのフレーム内状態を決定
するための手段は、 フレーム開始フラグを検出するための手段と、 フレーム終了フラグを検出するための手段とを含む、請
求項１に記載のＨＤＬＣ受信機ステートマシン。 - 【請求項３】 前記フレーム開始フラグを検出するため
の手段は、フレーム外の状態で受信される、１個の０
と、その後に続く連続した６個の１およびもう１個の０
とを含む一連の８データビットを検出するための手段を
含む、請求項２に記載のＨＤＬＣ受信機ステートマシ
ン。 - 【請求項４】 前記フレーム終了フラグを検出するため
の手段は、フレーム内の状態で受信される、１個の０と
その後に続く連続した６個の１およびもう１個の０とを
含む一連の８データビットを検出するための手段を含
む、請求項３に記載のＨＤＬＣ受信機ステートマシン。 - 【請求項５】 前記ゼロ削除を行なうための手段は、 前記データにおいて連続した５個の１とその後に続く１
個の０とを検出するための手段と、 前記データビットから前記０を削除するための手段とを
含む、請求項１に記載のＨＤＬＣ受信機ステートマシ
ン。 - 【請求項６】 前記受信データ内のアボート信号を検出
するための前記手段は、連続した７個の１とその後に続
く１個の０とを含む一連の８データビットを検出するた
めの手段を含む、請求項１に記載のＨＤＬＣ受信機ステ
ートマシン。 - 【請求項７】 単一の３ビットカウンタが、前記データ
がフレーム外の状態にあるとき前記フレーム開始フラグ
を検出し、前記データがフレーム内の状態にあるとき前
記フレーム終了フラグを検出し、アボート信号を検出
し、かつ前記データがフレーム内の状態にあるときゼロ
削除を行なうようプログラムされる、請求項２に記載の
ＨＤＬＣ受信機ステートマシン。 - 【請求項８】 ハイレベルデータリンクを介してシリア
ル化されたデータのフレームを受信するための、かつ前
記データが制御マイクロプロセッサによって読出される
まで前記受信データを記憶するための受信機であって、
前記受信機は、 前記受信データ内のフレーム開始フラグ、アボート信
号、フレーム終了フラグの検出のための、かつデータを
含まない０の削除のための、かつゲートされたクロック
信号の発生のための、集積回路上の単一の論理装置と、 前記シリアル化されたデータをパラレルデータに変換す
るためのシフトレジスタと、 受信データの前記フレームの妥当性を検査するための巡
回冗長検査（ＣＲＣ）チェッカと、 前記データが前記制御マイクロプロセッサによって読出
されるまで前記パラレルデータを記憶するための先入れ
先出し（ＦＩＦＯ）バッファとを含む、受信機。 - 【請求項９】 集積回路上の単一の論理装置を含むＨＤ
ＬＣ受信機ステートマシンを利用して、データリンクを
介してシリアル化されたデータのフレームを受信するハ
イレベルデータリンクコントローラ（ＨＤＬＣ）受信機
のデータ受信機能を制御するための方法であって、前記
方法は、 受信データのフレーム内の状態を決定するステップと、 前記受信データがフレーム内の状態にあるときゼロ削除
を行なうステップと、 前記受信データ内のアボート信号を検出するステップ
と、 前記フレーム内状態を決定するための手段と、前記ゼロ
削除を行なうための手段と、前記アボート信号を検出す
るための手段とを制御するステップとを含む、方法。 - 【請求項１０】 ハイレベルデータリンクを介してシリ
アル化されたデータのフレームを受信するためのハイレ
ベルデータリンクコントローラ（ＨＤＬＣ）受信機を含
み、前記ＨＤＬＣ受信機は、 前記受信データ内のフレーム開始フラグ、アボート信
号、およびフレーム終了フラグの検出のための、かつデ
ータを含まない０の削除のための、かつゲートされたク
ロック信号の発生のための単一の論理装置と、 前記シリアル化されたデータをパラレルデータへ変換す
るためのシフトレジスタと、 受信データの前記フレームの妥当性を検査するための巡
回冗長検査（ＣＲＣ）チェッカと、 前記パラレルデータを記憶するための先入れ先出し（Ｆ
ＩＦＯ）バッファとを含む、集積回路。 - 【請求項１１】 前記ＨＤＬＣ受信機を制御し、前記記
憶されたパラレルデータを読出すためのマイクロプロセ
ッサをさらに含む、請求項１０に記載の集積回路。 - 【請求項１２】 単一の集積回路上に実現される命令プ
ロセッサであって、前記命令プロセッサは、 高性能汎用マイクロプロセッサと、 ハイレベルデータリンクを介してシリアル化されたデー
タのフレームを受信するための、かつ前記データが前記
マイクロプロセッサによって読出されるまで前記受信デ
ータを記憶するためのハイレベルデータリンクコントロ
ーラ（ＨＤＬＣ）受信機とを含み、前記ＨＤＬＣ受信機
は、 前記受信データ内のフレーム開始フラグ、アボート信
号、およびフレーム終了フラグの検出のための、かつデ
ータを含まない０の削除のための、かつゲートされたク
ロック信号の発生のための、前記集積回路上の単一の論
理装置と、 前記シリアル化されたデータをパラレルデータへ変換す
るためのシフトレジスタと、 受信データの前記フレームの妥当性を検査するための巡
回冗長検査（ＣＲＣ）チェッカと、 前記データが前記マイクロプロセッサによって読出され
るまで前記パラレルデータを記憶するための先入れ先出
し（ＦＩＦＯ）バッファとを含む、命令プロセッサ。 - 【請求項１３】 前記高性能汎用マイクロプロセッサは
３２ビットマイクロプロセッサである、請求項１２に記
載の命令プロセッサ。 - 【請求項１４】 前記３２ビットマイクロプロセッサは
相補型金属酸化膜半導体（ＣＭＯＳ）技術で実現され
る、請求項１３に記載の命令プロセッサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US99257192A | 1992-12-18 | 1992-12-18 | |
| US992571 | 1992-12-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06237285A true JPH06237285A (ja) | 1994-08-23 |
Family
ID=25538478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5317720A Withdrawn JPH06237285A (ja) | 1992-12-18 | 1993-12-17 | ハイレベルデータリンクコントローラ（ｈｄｌｃ）受信機ステートマシン |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5845085A (ja) |
| EP (1) | EP0602806B1 (ja) |
| JP (1) | JPH06237285A (ja) |
| DE (1) | DE69330399T2 (ja) |
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| US6708245B1 (en) | 1999-05-14 | 2004-03-16 | Renesas Technology Corp. | Interface circuit with improved integration |
| JP2006507704A (ja) * | 2002-02-28 | 2006-03-02 | クゥアルコム・インコーポレイテッド | Ｈｄｌｃハードウェアアクセラレータ |
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| WO1998044658A1 (fr) * | 1997-03-28 | 1998-10-08 | Rohm Co., Ltd. | MODULATEUR/DEMODULATEUR INTEGRE IrDA |
| US6504635B1 (en) | 1997-03-28 | 2003-01-07 | Rohm Co., Ltd. | IrDA modulation/demodulation integrated circuit device |
| US6708245B1 (en) | 1999-05-14 | 2004-03-16 | Renesas Technology Corp. | Interface circuit with improved integration |
| JP2006507704A (ja) * | 2002-02-28 | 2006-03-02 | クゥアルコム・インコーポレイテッド | Ｈｄｌｃハードウェアアクセラレータ |
| US7729322B2 (en) | 2002-02-28 | 2010-06-01 | Qualcomm Incorporated | HDLC hardware accelerator |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69330399T2 (de) | 2002-05-02 |
| EP0602806A2 (en) | 1994-06-22 |
| US5845085A (en) | 1998-12-01 |
| EP0602806B1 (en) | 2001-07-04 |
| DE69330399D1 (de) | 2001-08-09 |
| EP0602806A3 (en) | 1994-11-23 |
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