JP2574455B2 - フレーム受信方式 - Google Patents
フレーム受信方式Info
- Publication number
- JP2574455B2 JP2574455B2 JP1060079A JP6007989A JP2574455B2 JP 2574455 B2 JP2574455 B2 JP 2574455B2 JP 1060079 A JP1060079 A JP 1060079A JP 6007989 A JP6007989 A JP 6007989A JP 2574455 B2 JP2574455 B2 JP 2574455B2
- Authority
- JP
- Japan
- Prior art keywords
- frame
- circuit
- memory
- dmac
- received
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Computer And Data Communications (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】 ［概要］ ビット・オリエンテッドプロトコルに従うフレームを
フレーム受信部で受信すると，複数の小容量のバッファ
メモリと各バッファメモリに対応するディスクリプタと
を備えたメモリへチェーニング機能を備えるDMAC機構に
より転送し，該DMAC機構は各バッファメモリに対し予め
設定されたオクテット数のデータを転送制御するための
カウンタを備えたフレーム受信方式に関し， チェーニング機能をもつDMACによる受信フレームの転
送において，メモリの無駄を防止したフレーム受信方式
を提供することを目的とし， フレーム受信部に，受信回路で受信したオクテット数
を計数する計数回路と，回線に対応して予め規定された
受信フレームの最大オクテット数が格納されるしきい値
保持回路と，前記計数回路の出力としきい値保持回路の
出力を比較して前者の値が後者の値を越えると出力を発
生する比較回路とを設け，回線障害により受信信号がス
タックすると，比較回路の出力が発生してDMACに対する
転送要求を停止するよう構成する。
フレーム受信部で受信すると，複数の小容量のバッファ
メモリと各バッファメモリに対応するディスクリプタと
を備えたメモリへチェーニング機能を備えるDMAC機構に
より転送し，該DMAC機構は各バッファメモリに対し予め
設定されたオクテット数のデータを転送制御するための
カウンタを備えたフレーム受信方式に関し， チェーニング機能をもつDMACによる受信フレームの転
送において，メモリの無駄を防止したフレーム受信方式
を提供することを目的とし， フレーム受信部に，受信回路で受信したオクテット数
を計数する計数回路と，回線に対応して予め規定された
受信フレームの最大オクテット数が格納されるしきい値
保持回路と，前記計数回路の出力としきい値保持回路の
出力を比較して前者の値が後者の値を越えると出力を発
生する比較回路とを設け，回線障害により受信信号がス
タックすると，比較回路の出力が発生してDMACに対する
転送要求を停止するよう構成する。
［産業上の利用分野］ 本発明はビット・オリエンテッドプロトコルに従うフ
レームをチェーニング機能を備えるDMAC機構により受信
するフレーム受信方式に関する。
レームをチェーニング機能を備えるDMAC機構により受信
するフレーム受信方式に関する。
近年、ビット・オリエンテッドプロトコルの通信が電
話やデータ通信の統合を目指すISDN（サービス総合ディ
ジタル網）やパケット交換において採用されている。ビ
ット・オリエンテッドプロトコルの代表例としてHDLC
（ハイレベル・データ・リンク・コントロール）が一般
に利用されており、そのフレーム長は伝送されるデータ
長に応じて任意の長さとすることが可能であり、送信側
でフレームの開始部と終了部に特定パターンのフラグを
付して送信し、受信側でこれを識別することにより１フ
レームを判別する。
話やデータ通信の統合を目指すISDN（サービス総合ディ
ジタル網）やパケット交換において採用されている。ビ
ット・オリエンテッドプロトコルの代表例としてHDLC
（ハイレベル・データ・リンク・コントロール）が一般
に利用されており、そのフレーム長は伝送されるデータ
長に応じて任意の長さとすることが可能であり、送信側
でフレームの開始部と終了部に特定パターンのフラグを
付して送信し、受信側でこれを識別することにより１フ
レームを判別する。
［従来の技術］ 第３図乃至第５図により従来の技術を説明する。第３
図はHDLCのフレームフォーマットを示す図、第４図は従
来例１の構成図、第５図は従来例２の構成図である。
図はHDLCのフレームフォーマットを示す図、第４図は従
来例１の構成図、第５図は従来例２の構成図である。
第３図はビット・オリエンテッドプロトコル通信の代
表例である、HDLCのフレームフォーマットであり、フレ
ームの先頭と終端に、共に“01111110"のビット構成を
備える開始フラグと終了フラグが付され、その間にプロ
トコルの上位レベルの制御データ、データおよび誤り検
出用のFCS（フレームチェックシーケンス）などが含ま
れている。
表例である、HDLCのフレームフォーマットであり、フレ
ームの先頭と終端に、共に“01111110"のビット構成を
備える開始フラグと終了フラグが付され、その間にプロ
トコルの上位レベルの制御データ、データおよび誤り検
出用のFCS（フレームチェックシーケンス）などが含ま
れている。
このようなフォーマットを受信する従来例１の構成を
第４図により説明する。
第４図により説明する。
第４図の40はフレーム受信回路、41はDMAC（ダイレク
ト・メモリ・アクセス・コントローラー）、42はCPU、4
3はメモリを表す。
ト・メモリ・アクセス・コントローラー）、42はCPU、4
3はメモリを表す。
この従来例１の場合、フレームを受信する以前にCPU4
2が受信データを格納するためのエリアを、メモリ43に
設定する。その設定は、DMAC41内のADR（アドレスレジ
スタ）411に受信したデータをバイト単位で格納するた
めのメモリアドレスの先頭を設定し、BCR（バイトカウ
ンタ）412には格納するバッファ・メモリ431のサイズ
（データ長）を設定しておくことにより行われる。
2が受信データを格納するためのエリアを、メモリ43に
設定する。その設定は、DMAC41内のADR（アドレスレジ
スタ）411に受信したデータをバイト単位で格納するた
めのメモリアドレスの先頭を設定し、BCR（バイトカウ
ンタ）412には格納するバッファ・メモリ431のサイズ
（データ長）を設定しておくことにより行われる。
データリンク回線からHDLCフレーム信号が入力する
と、フレーム受信回路40でフラグの検出等を行うととも
に、データを受信すると一定単位のデータ受信毎（例え
ば１オクテット＝８ビット）にDMA要求をDMAC41に出力
する。DMAC41はバスを占有してシステムバスを介してフ
レーム受信回路40の受信データをメモリ43に転送してAD
R411により指示されるバッファ・メモリ431の先頭位置
に格納する。以後、受信されたデータはDMAC41により自
律的に転送されバッファ・メモリ431に順に格納され
る。このように１フレームのデータは１つのバッファ・
メモリを単位としてCPU42においてプロトコルの上位
（レベル2,3等）処理が行われる。そして、メモリ43に
は図示されない他の複数のフレーム受信回路から転送さ
れるデータを格納するためにそれぞれのバッファ・メモ
リのエリアが設けられている。
と、フレーム受信回路40でフラグの検出等を行うととも
に、データを受信すると一定単位のデータ受信毎（例え
ば１オクテット＝８ビット）にDMA要求をDMAC41に出力
する。DMAC41はバスを占有してシステムバスを介してフ
レーム受信回路40の受信データをメモリ43に転送してAD
R411により指示されるバッファ・メモリ431の先頭位置
に格納する。以後、受信されたデータはDMAC41により自
律的に転送されバッファ・メモリ431に順に格納され
る。このように１フレームのデータは１つのバッファ・
メモリを単位としてCPU42においてプロトコルの上位
（レベル2,3等）処理が行われる。そして、メモリ43に
は図示されない他の複数のフレーム受信回路から転送さ
れるデータを格納するためにそれぞれのバッファ・メモ
リのエリアが設けられている。
この従来例１の方式は、受信するフレーム長が、その
種別（データの種別または回線種別）によって数バイト
から数千バイトまでの範囲の長さに適合するよう常時設
定する必要があるため、最も大きいサイズの数千バイト
（例えば4Kバイト）に常時設定されている。
種別（データの種別または回線種別）によって数バイト
から数千バイトまでの範囲の長さに適合するよう常時設
定する必要があるため、最も大きいサイズの数千バイト
（例えば4Kバイト）に常時設定されている。
そのため、回線に実際に伝送される割合が高い数バイ
トから数百バイトの長さを持つフレームを受信する時
は、バッファ・メモリの殆どが無駄になっていた（4Kバ
イトのエリアの内数百バイトだけ使用して、残りの3Kバ
イト以上は使用されない）。このような無駄が、複数の
フレーム受信回路について生じるため、メモリの使用効
率が悪かった。
トから数百バイトの長さを持つフレームを受信する時
は、バッファ・メモリの殆どが無駄になっていた（4Kバ
イトのエリアの内数百バイトだけ使用して、残りの3Kバ
イト以上は使用されない）。このような無駄が、複数の
フレーム受信回路について生じるため、メモリの使用効
率が悪かった。
従来例１の方式の問題を解消するために第５図に示す
従来例２が提案されている。以下にその構成を説明す
る。
従来例２が提案されている。以下にその構成を説明す
る。
第５図において、50〜53は第４図の従来例１の40〜43
と同じ名称の回路であるが、DMAC51とメモリ53の構成が
異なる。
と同じ名称の回路であるが、DMAC51とメモリ53の構成が
異なる。
この従来例２の方式は、バッファ・メモリを小さいサ
イズとし、チェーニング機能をDMACに持たせることによ
り、１フレームを複数のバッファ・メモリで受信するよ
うにしたものである。
イズとし、チェーニング機能をDMACに持たせることによ
り、１フレームを複数のバッファ・メモリで受信するよ
うにしたものである。
すなわち、メモリ53に小容量（例えば100バイト）の
複数のバッファ・メモリ532,534・・・を設け、各バッ
ファ・メモリに対して第１ディスクリプタ531,第２ディ
スクリプタ533・・・が用意されており、各ディスクリ
プタには次のような内容が格納されている。
複数のバッファ・メモリ532,534・・・を設け、各バッ
ファ・メモリに対して第１ディスクリプタ531,第２ディ
スクリプタ533・・・が用意されており、各ディスクリ
プタには次のような内容が格納されている。
MAD（メモリ・アドレス・ディスクリプタ）：対応す
るバッファ・メモリの先頭アドレスを指示し、DMA転送
はそのアドレスから行われる。
るバッファ・メモリの先頭アドレスを指示し、DMA転送
はそのアドレスから行われる。
BLD（バッファレングス・ディスクリプタ）：そのバ
ッファ・メモリのバイト長を表す。
ッファ・メモリのバイト長を表す。
CCD（キャラクタ・カウント・ディスクリプタ）：そ
のコマンド中で受信したオクテット数を示す。
のコマンド中で受信したオクテット数を示す。
CMD（コマンド・ディスクリプタ）：コマンドの動作
を規定し、受信フレームのDMA転送中に当該バッファ・
メモリの長さ（容量）を越えると、コマンドチェーニン
グが行われることを表示（特定ビット位置のチェーニン
グを示すCEビットを“1"にする）し、越えないで終了す
る場合も対応する表示を行う。
を規定し、受信フレームのDMA転送中に当該バッファ・
メモリの長さ（容量）を越えると、コマンドチェーニン
グが行われることを表示（特定ビット位置のチェーニン
グを示すCEビットを“1"にする）し、越えないで終了す
る場合も対応する表示を行う。
CSD（コンプリーション・ステータス・ディスクリプ
タ）：コマンド終了時の状態を示し、例えばFCS（フレ
ーム・チェック・シーケンス）チェックにおいてCRCエ
ラーを検出した場合にそれを表示し、その後の処理にお
いて利用する。
タ）：コマンド終了時の状態を示し、例えばFCS（フレ
ーム・チェック・シーケンス）チェックにおいてCRCエ
ラーを検出した場合にそれを表示し、その後の処理にお
いて利用する。
NDA（ネクスト・ディスクリプタ・アドレス）：コマ
ンドチェーニングの場合に、次のディスクリプタの先頭
アドレスを示す。
ンドチェーニングの場合に、次のディスクリプタの先頭
アドレスを示す。
一方、DMAC51には、レジスタ群511とレジスタDARが備
えられ、いずれもDMACによりアクセスされるが、レジス
タDARはCPU52からもアクセスされる。各レジスタの機能
は次のとおりである。
えられ、いずれもDMACによりアクセスされるが、レジス
タDARはCPU52からもアクセスされる。各レジスタの機能
は次のとおりである。
MAR（メモリ・アドレス・レジスタ）：バッファメモ
リのアクセスすべきアドレスを示す。
リのアクセスすべきアドレスを示す。
BLR（バッファ・レングス・レジスタ）：バッファ・
メモリのサイズ（バイト長）を表す。
メモリのサイズ（バイト長）を表す。
CCR（キャラクタ・カウンタ・レジスタ）:1コマンド
内で受信したオクテット数を示し、バッファへ転送する
毎に加算される。
内で受信したオクテット数を示し、バッファへ転送する
毎に加算される。
DAR（ディスクリプタ・アドレス・レジスタ）：メモ
リのディスクリプタの先頭アドレスを示す。この従来例
２の動作を概説すると、フレーム受信回路50でフレーム
を受信すると、バイト単位でDMA要求が行われる。DMAC5
1のDAR512には予め先頭のディスクリプタ531の先頭アド
レスが設定（初期状態ではCPU52からセットされ、動作
開始後はDMAC51の内部で順次更新される）されている。
このDAR512のアドレスを用いてメモリ53にアクセスし、
第１ディスクリプタ531内の各ディスクリプタMAD,BLDの
内容をDMAC51のレジスタ群511のMAR,BLRに転送する。こ
れにより、DMAC51は第１ディスクリプタ531により指示
されたバッファ・メモリ532の情報が獲得されたのでフ
レーム受信回路50で受信したデータをシステムバスを介
してバッファ・メモリ532に転送する。その場合転送毎
にDMAC51のレジスタ群511のCCRの内容を更新する。
リのディスクリプタの先頭アドレスを示す。この従来例
２の動作を概説すると、フレーム受信回路50でフレーム
を受信すると、バイト単位でDMA要求が行われる。DMAC5
1のDAR512には予め先頭のディスクリプタ531の先頭アド
レスが設定（初期状態ではCPU52からセットされ、動作
開始後はDMAC51の内部で順次更新される）されている。
このDAR512のアドレスを用いてメモリ53にアクセスし、
第１ディスクリプタ531内の各ディスクリプタMAD,BLDの
内容をDMAC51のレジスタ群511のMAR,BLRに転送する。こ
れにより、DMAC51は第１ディスクリプタ531により指示
されたバッファ・メモリ532の情報が獲得されたのでフ
レーム受信回路50で受信したデータをシステムバスを介
してバッファ・メモリ532に転送する。その場合転送毎
にDMAC51のレジスタ群511のCCRの内容を更新する。
フレーム受信回路50で受信したフレームが、DMAC51の
レジスタ群511のBLRに設定されたデータ長を越えると、
DMAC51はコマンドチェーニングを実行する。
レジスタ群511のBLRに設定されたデータ長を越えると、
DMAC51はコマンドチェーニングを実行する。
この場合、第１ディスクリプタ531のCMDにチェーニン
グの表示などのデータを書き込む等の処理を行って、ND
Aを取り出しDMAC51のレジスタDARにセットする。このレ
ジスタDARを用いて、第２ディスクリプタ533にアクセス
して、その中のMAD,BLDを読み出してDMAC51のMAR,BLRに
設定する。これにより次のバッファ・メモリ534へのア
クセス情報がDMAC51に得られ、上記と同様にフレーム受
信回路50からメモリ53へのデータ転送が行われる。以下
同様にして複数のバッファ・メモリを使用してコマンド
チェーニングにより転送される。
グの表示などのデータを書き込む等の処理を行って、ND
Aを取り出しDMAC51のレジスタDARにセットする。このレ
ジスタDARを用いて、第２ディスクリプタ533にアクセス
して、その中のMAD,BLDを読み出してDMAC51のMAR,BLRに
設定する。これにより次のバッファ・メモリ534へのア
クセス情報がDMAC51に得られ、上記と同様にフレーム受
信回路50からメモリ53へのデータ転送が行われる。以下
同様にして複数のバッファ・メモリを使用してコマンド
チェーニングにより転送される。
このように、小容量のバッファ・メモリをコマンドチ
ェーニングにより順次使用することにより、例えば各バ
ッファ・メモリのサイズを100バイトとした場合、フレ
ーム最後のデータを格納するバッファ・メモリには、数
拾バイト程度が未使用として残るだけである。
ェーニングにより順次使用することにより、例えば各バ
ッファ・メモリのサイズを100バイトとした場合、フレ
ーム最後のデータを格納するバッファ・メモリには、数
拾バイト程度が未使用として残るだけである。
従って、メモリの無駄となる量は、従来例１の場合に
比べて大幅に減らすことができる。
比べて大幅に減らすことができる。
［発明が解決しようとする課題］ 従来例２の方式によれば、メモリを有効に使用するこ
とができるが、相手装置からの送信中に相手装置または
回線の障害等によりフレームの終了がなくなった場合、
信号が“1"にスタック（固定した状態）した時は“1"が
連続して受信されるとフレームの放棄（アボート）とし
て解釈してしまうので受信を終了し、メモリへのデータ
転送を停止するが、“0"にスタックした時はフレームが
いつまでも継続しているものとして上記したチェーニン
グ機能により無限にバッファ・メモリを消費するという
問題があった。
とができるが、相手装置からの送信中に相手装置または
回線の障害等によりフレームの終了がなくなった場合、
信号が“1"にスタック（固定した状態）した時は“1"が
連続して受信されるとフレームの放棄（アボート）とし
て解釈してしまうので受信を終了し、メモリへのデータ
転送を停止するが、“0"にスタックした時はフレームが
いつまでも継続しているものとして上記したチェーニン
グ機能により無限にバッファ・メモリを消費するという
問題があった。
本発明はチェーニング機能を持つDMACによる受信フレ
ームの転送において、メモリの無駄を防止したフレーム
受信方式を提供することを目的とする。
ームの転送において、メモリの無駄を防止したフレーム
受信方式を提供することを目的とする。
［課題を解決するための手段］ 第１図は本発明の原理構成図である。
第１図において、10はフレーム受信部、11は受信回
路、12は一時保持回路、13は計数回路、14はしきい値保
持回路、15は比較回路、16はDMA要求回路を表す。
路、12は一時保持回路、13は計数回路、14はしきい値保
持回路、15は比較回路、16はDMA要求回路を表す。
本発明は、フレーム受信部に受信データを計数する計
数回路を設けその計数値が予め規定される最大受信フレ
ーム長以上になったらDMA転送を停止する制御を行うも
のである。
数回路を設けその計数値が予め規定される最大受信フレ
ーム長以上になったらDMA転送を停止する制御を行うも
のである。
［作用］ 第１図の、フレーム受信部10のしきい値保持回路14に
は、受信回線に対応して予め規定された最大受信フレー
ム長（サイズ）が手動または図示しないCPUからソフト
ウェアにより設定される。具体的にはオクテット（８ビ
ット）数によりフレーム長が規定される。
は、受信回線に対応して予め規定された最大受信フレー
ム長（サイズ）が手動または図示しないCPUからソフト
ウェアにより設定される。具体的にはオクテット（８ビ
ット）数によりフレーム長が規定される。
フレーム受信部10において受信したフレームは受信回
路11に入力し、オクテット（８ビット）毎に計数回路13
の計数値が１つずつ加算される。計数回路13の計数値と
しきい値保持回路14の値は比較回路15において比較さ
れ、計数回路13の計数値がしきい値保持回路14の値より
大きくなると、“1"出力を発生しDMA要求回路16に供給
する。但し、正常なフレームを受信している限り、フレ
ーム長はしきい値保持回路14に設定された長さより短い
ので比較回路15の出力は“0"である。
路11に入力し、オクテット（８ビット）毎に計数回路13
の計数値が１つずつ加算される。計数回路13の計数値と
しきい値保持回路14の値は比較回路15において比較さ
れ、計数回路13の計数値がしきい値保持回路14の値より
大きくなると、“1"出力を発生しDMA要求回路16に供給
する。但し、正常なフレームを受信している限り、フレ
ーム長はしきい値保持回路14に設定された長さより短い
ので比較回路15の出力は“0"である。
正常なフレームを受信している場合、受信回路11で受
信された内容は一時保持回路12に入力される。一時保持
回路12にデータが格納されるとDMA要求回路16に対して
出力121が発生する。DMA要求回路16は通常の状態では比
較回路15から“0"信号が入力しているのでアンド回路16
1から“1"信号が出力され、DMA要求が図示されないDMAC
（またはCPU）に対し送出され、DMA転送により一時保持
回路12のデータが図示されないメモリへ転送される。
信された内容は一時保持回路12に入力される。一時保持
回路12にデータが格納されるとDMA要求回路16に対して
出力121が発生する。DMA要求回路16は通常の状態では比
較回路15から“0"信号が入力しているのでアンド回路16
1から“1"信号が出力され、DMA要求が図示されないDMAC
（またはCPU）に対し送出され、DMA転送により一時保持
回路12のデータが図示されないメモリへ転送される。
相手装置の障害または回線の障害により入力信号が
“0"にスタックすると、受信回路11で連続して“0"を受
信し、これを計数回路13で順次計数を行ってしきい値保
持回路14が保持するしきい値を越えると比較回路15から
“1"出力が発生して、DMA要求回路16のアンド回路161が
禁止状態となってDMA要求が停止する。DMA要求が停止す
ることによりDMACにおけるバッファ・メモリへの転送が
終了する。
“0"にスタックすると、受信回路11で連続して“0"を受
信し、これを計数回路13で順次計数を行ってしきい値保
持回路14が保持するしきい値を越えると比較回路15から
“1"出力が発生して、DMA要求回路16のアンド回路161が
禁止状態となってDMA要求が停止する。DMA要求が停止す
ることによりDMACにおけるバッファ・メモリへの転送が
終了する。
このように、障害の発生により規定されたフレーム長
以上のデータが入力されても、そのデータをバッファ・
メモリに転送しないのでメモリを無駄に使用することを
防止することができる。
以上のデータが入力されても、そのデータをバッファ・
メモリに転送しないのでメモリを無駄に使用することを
防止することができる。
［実施例］ 第２図は実施例構成図である。
第２図において、20ほフレーム受信部、21はDMAC、22
はシステムバス、23はCPU、24はメモリを表す。
はシステムバス、23はCPU、24はメモリを表す。
本実施例の構成において、本発明より設けられた部分
はフレーム受信部20内に設けたオクテットカウンタ20
5、しきい値レジスタ206、比較演算回路207および比較
演算回路207の出力により制御されるDMA要求発生回路20
8である。
はフレーム受信部20内に設けたオクテットカウンタ20
5、しきい値レジスタ206、比較演算回路207および比較
演算回路207の出力により制御されるDMA要求発生回路20
8である。
実施例の構成による動作をフレーム受信部20の動作を
中心に説明する。
中心に説明する。
回線から入力されるHDLCフレームがフレーム受信部20
に入力すると、レシーバ203においてデータを受信し、
オクテット（８ビット）毎にFIFO（ファーストイン・フ
ァーストアウト型メモリ）204に入力する。一方、フレ
ーム受信部20には、従来のHDLCフレーム受信部と同様に
フラグ・アボート・アイドル検出部201、FCSチェック部
202が設けられ、フラグ・アボート・アイドル検出部201
は受信されたフレームのフラグの検出や、送信側から送
られるアボート（放棄）やアイドル（休止）を表すパタ
ーンを検出し、その出力により制御が行われる。また、
FCSチェック部202は受信されるデータについてCRC（サ
イクリック・リダンダンシイ・チェック）の演算を行っ
てフレームの後端に付加されている誤り検出コードを用
いて受信データの誤りを検出している。
に入力すると、レシーバ203においてデータを受信し、
オクテット（８ビット）毎にFIFO（ファーストイン・フ
ァーストアウト型メモリ）204に入力する。一方、フレ
ーム受信部20には、従来のHDLCフレーム受信部と同様に
フラグ・アボート・アイドル検出部201、FCSチェック部
202が設けられ、フラグ・アボート・アイドル検出部201
は受信されたフレームのフラグの検出や、送信側から送
られるアボート（放棄）やアイドル（休止）を表すパタ
ーンを検出し、その出力により制御が行われる。また、
FCSチェック部202は受信されるデータについてCRC（サ
イクリック・リダンダンシイ・チェック）の演算を行っ
てフレームの後端に付加されている誤り検出コードを用
いて受信データの誤りを検出している。
本発明により設けられたオクテットカウンタ205は、
レシーバ203においてオクテットデータが受信される毎
にカウントアップされ、その出力を比較演算回路207に
供給している。
レシーバ203においてオクテットデータが受信される毎
にカウントアップされ、その出力を比較演算回路207に
供給している。
しきい値レジスタ206には、当該フレーム受信部20が
接続された回線の使用目的に応じ図示しない正常な相手
装置が送信し得る最大受信フレーム長を規定して、CPU2
3からソフトウェアによるか図示しないキーボードから
の手動入力により規定値を設定する。例えば、正常な相
手装置が送信し得る最大フレーム長が200（オクテット
＝バイト）であれば、その値をしきい値レジスタ206に
設定する。
接続された回線の使用目的に応じ図示しない正常な相手
装置が送信し得る最大受信フレーム長を規定して、CPU2
3からソフトウェアによるか図示しないキーボードから
の手動入力により規定値を設定する。例えば、正常な相
手装置が送信し得る最大フレーム長が200（オクテット
＝バイト）であれば、その値をしきい値レジスタ206に
設定する。
フレームの受信が開始されると、FIFO204にデータが
例えば２バイト（16ビット）格納されると、FIFO204か
ら転送要求を表す出力が発生し、DMA要求発生回路208に
入力する。DMA要求発生回路208は、比較演算回路207か
ら出力が発生しない限りFIFO204の出力に応じてDMAC21
に対しDMA要求を発生する。DMAC21はそのDMA要求を受け
取ると、バスの占有をCPU23に対し要求して、バスを占
有すると、従来例２の構成（第５図参照）について説明
したのと同様に、DAR（ディスクリプタ・アドレス・レ
ジスタ）によりレジスタMAR（メモリ・アドレス・レジ
スタ）、BLR（バッファ・レングス・レジスタ）にメモ
リ24のディスクリプタ241からMAD（メモリ・アドレス・
ディスクリプタ）とBLD（バッファ・レングス・ディス
クリプタ）のデータを転送する。これらの各レジスタの
値を用いてフレーム受信部20のFIFO204に格納されたデ
ータを用いてメモリのバッファ・メモリ242に受信デー
タを転送し、従来例２と同様にコマンドチェーニングに
よるバッファ・メモリ244以下のバッファ・メモリに順
次格納する。
例えば２バイト（16ビット）格納されると、FIFO204か
ら転送要求を表す出力が発生し、DMA要求発生回路208に
入力する。DMA要求発生回路208は、比較演算回路207か
ら出力が発生しない限りFIFO204の出力に応じてDMAC21
に対しDMA要求を発生する。DMAC21はそのDMA要求を受け
取ると、バスの占有をCPU23に対し要求して、バスを占
有すると、従来例２の構成（第５図参照）について説明
したのと同様に、DAR（ディスクリプタ・アドレス・レ
ジスタ）によりレジスタMAR（メモリ・アドレス・レジ
スタ）、BLR（バッファ・レングス・レジスタ）にメモ
リ24のディスクリプタ241からMAD（メモリ・アドレス・
ディスクリプタ）とBLD（バッファ・レングス・ディス
クリプタ）のデータを転送する。これらの各レジスタの
値を用いてフレーム受信部20のFIFO204に格納されたデ
ータを用いてメモリのバッファ・メモリ242に受信デー
タを転送し、従来例２と同様にコマンドチェーニングに
よるバッファ・メモリ244以下のバッファ・メモリに順
次格納する。
比較演算回路207はオクテットカウンタ205のカウント
値が、しきい値レジスタ206の設定値を越えない限りDMA
要求発生回路208に対し出力を発生しない。しかし、オ
クテットカウンタ205のカウント値がしきい値レジスタ2
06の設定値を越えると、出力が発生してDMA要求発生回
路208に対してDMA要求が発生するのを禁止する。これに
より、DMAC21はしきい値レジスタ206の設定値を越えた
受信フレームのデータについては、それまで実行してい
た転送を停止してメモリに転送されない。
値が、しきい値レジスタ206の設定値を越えない限りDMA
要求発生回路208に対し出力を発生しない。しかし、オ
クテットカウンタ205のカウント値がしきい値レジスタ2
06の設定値を越えると、出力が発生してDMA要求発生回
路208に対してDMA要求が発生するのを禁止する。これに
より、DMAC21はしきい値レジスタ206の設定値を越えた
受信フレームのデータについては、それまで実行してい
た転送を停止してメモリに転送されない。
この場合、DMAC21はホルト状態となり、別のフレーム
を受信するまで動作を停止する。
を受信するまで動作を停止する。
［発明の効果］ 本発明によれば、従来のチェーニング機能をもつDMAC
を使用した場合に起きる無限にバッファ・メモリを消費
するのを防止することができ、メモリの効率的な使用を
実現することができる。
を使用した場合に起きる無限にバッファ・メモリを消費
するのを防止することができ、メモリの効率的な使用を
実現することができる。
第１図は本発明の原理構成図、第２図は実施例構成図、
第３図はHDLCのフレームフォーマットを示す図、第４図
は従来例１の構成図、第５図は従来例２の構成図であ
る。 第１図中、 10:フレーム受信部 11:受信回路 12:一時保持回路 13:計数回路 14:しきい値保持回路 15:比較回路 16:DMA要求回路
第３図はHDLCのフレームフォーマットを示す図、第４図
は従来例１の構成図、第５図は従来例２の構成図であ
る。 第１図中、 10:フレーム受信部 11:受信回路 12:一時保持回路 13:計数回路 14:しきい値保持回路 15:比較回路 16:DMA要求回路
フロントページの続き (72)発明者 森田 義雄 神奈川県横浜市港北区新横浜３丁目９番 13号 富士通第一通信ソフトウェア株式 会社内 (72)発明者 森山 貴幸 神奈川県横浜市港北区新横浜３丁目９番 13号 富士通第一通信ソフトウェア株式 会社内 (72)発明者 中原 稔 神奈川県横浜市港北区新横浜３丁目９番 13号 富士通第一通信ソフトウェア株式 会社内
Claims (1)
- 【請求項１】ビット・オリエンテッドプロトコルに従う
フレームをフレーム受信部で受信すると，複数の小容量
のバッファメモリと各バッファメモリに対応するディス
クリプタとを備えたメモリへチェーニング機能を備える
DMAC機構により転送し，該DMAC機構は各バッファメモリ
に対し予め設定されたオクテット数のデータを転送制御
するためのカウンタを備えたフレーム受信方式におい
て， 前記フレーム受信部に，受信回路で受信したオクテット
数を計数する計数回路と，回線に対応して予め規定され
た受信フレームの最大オクテット数が格納されるしきい
値保持回路と，前記計数回路の出力としきい値保持回路
の出力を比較して前者の値が後者の値を越えると出力を
発生する比較回路とを設け， 回線障害により受信信号がスタックして前記比較回路か
らの出力が発生するとDMACに対する転送要求を停止する
ことを特徴とするフレーム受信方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1060079A JP2574455B2 (ja) | 1989-03-13 | 1989-03-13 | フレーム受信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1060079A JP2574455B2 (ja) | 1989-03-13 | 1989-03-13 | フレーム受信方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02238752A JPH02238752A (ja) | 1990-09-21 |
| JP2574455B2 true JP2574455B2 (ja) | 1997-01-22 |
Family
ID=13131726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1060079A Expired - Lifetime JP2574455B2 (ja) | 1989-03-13 | 1989-03-13 | フレーム受信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2574455B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009253723A (ja) * | 2008-04-08 | 2009-10-29 | Hitachi Ltd | 通信プロトコル処理回路及び通信プロトコル処理方法ならびに通信端末 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58155036U (ja) * | 1982-04-07 | 1983-10-17 | オムロン株式会社 | 直列デ−タ伝送制御装置 |
-
1989
- 1989-03-13 JP JP1060079A patent/JP2574455B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02238752A (ja) | 1990-09-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5487152A (en) | Method and apparatus for frame header splitting in a media access control/host system interface unit | |
| JP3361824B2 (ja) | 複数個のプロセッサとシステムメモリ手段とを含むネットワークアダプタのための装置、ネットワーク制御装置、制御方法 | |
| US6308218B1 (en) | Address look-up mechanism in a multi-port bridge for a local area network | |
| US5153884A (en) | Intelligent network interface circuit | |
| US5187780A (en) | Dual-path computer interconnect system with zone manager for packet memory | |
| US6574694B1 (en) | Interrupt optimization using time between succeeding peripheral component events | |
| US6092116A (en) | DMA controller with response message and receive frame action tables | |
| US5845085A (en) | System for receiving a data stream of serialized data | |
| EP1466449A1 (en) | Deferred queuing in a buffered switch | |
| GB2282474A (en) | Buffer memory management for a computer network. | |
| US6351785B1 (en) | Interrupt optimization using varying quantity threshold | |
| US6388989B1 (en) | Method and apparatus for preventing memory overrun in a data transmission system | |
| US4637015A (en) | Packet transmission and reception via a shared DMA channel | |
| US6279052B1 (en) | Dynamic sizing of FIFOs and packets in high speed serial bus applications | |
| US6442168B1 (en) | High speed bus structure in a multi-port bridge for a local area network | |
| US4809155A (en) | Very high speed line adapter for a communication controller | |
| US6529986B1 (en) | Interrupt optimization using storage time for peripheral component events | |
| US6622183B1 (en) | Data transmission buffer having frame counter feedback for re-transmitting aborted data frames | |
| JP2574455B2 (ja) | フレーム受信方式 | |
| CA2289192C (en) | Communication dma device | |
| US4612541A (en) | Data transmission system having high-speed transmission procedures | |
| US6073181A (en) | Multi-buffer error detection for an open data-link interface LAN adapter | |
| US5790893A (en) | Segmented concurrent receive/transfer interface using shared RAM storage | |
| GB2304505A (en) | Assembly of data in network couplers | |
| EP0535284A1 (en) | Method and apparatus for extending the connection capability of a communication system |