JP2751811B2 - データ送受信方法と装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＨＤＬＣ（ハイレベル・
データ・リンク制御手順）方式によりデータの送受信を
行うデータ送受信方法と装置、たとえばパケット交換網
（ＤＤＸ−Ｐ）に接続可能なプロトコル変換機能を備え
た伝送装置のデータ送受信方法と装置に関する。具体的
には、たとえば、パケット交換網のプロトコル変換処理
において使用するＣＰＵ（中央処理装置）の負担を軽減
せしめてより高速のパケット交換網に対応可能なデータ
送受信方法と装置を提供しようとするものである。

【０００２】

【従来の技術】図８には従来例としてパケット交換網
（ＤＤＸ−Ｐ）と端末との間の接続系統が示されてい
る。ＤＤＸ−Ｐから送られてくるデータは送受信器（Ｒ
／Ｄ）３で受けて信号線６を介してデータ送受信回路１
０でプロトコル変換する。プロトコル変換されたデータ
は信号線７を介して送受信器（Ｒ／Ｄ）４によって端末
へ送出される。端末からＤＤＸ−Ｐ側へ送出されるデー
タはこれとは逆の経路をたどる。ここでＣＰＵ（中央処
理装置）９は送受信器（Ｒ／Ｄ）３，４とデータ送受信
回路１０の制御およびプロトコル変換などの必要なデー
タ処理をバス８および他の制御信号線を用いて行ってい
る。

【０００３】図９にはデータ送受信回路１０の内部のＤ
ＤＸ−Ｐから端末へ送られる下りのデータを処理する回
路構成が示されている。信号線６に含まれた信号６ａお
よび６ｂはそれぞれＤＤＸ−Ｐからのデータとクロック
を伝送するデータ信号およびクロック信号である。デー
タ信号６ａとクロック信号６ｂは受信バッファ１１，シ
フト・レジスタ１２を介して シリアル・パラレル変換
器（Ｓ／Ｐ）１３でシリアル・データからパラレル・デ
ータに変換され、バス８を介してＣＰＵ９および制御回
路２２により制御されてメモリ１７に格納する。

【０００４】ＣＰＵ９への多くの割込要因とメモリ１７
に蓄積されたデータ内容に従ってプロトコル変換処理を
行い、パラレル・シリアル変換器（Ｐ／Ｓ）１８を介し
て信号線７に含まれた送出信号線７ｃにより送出してＤ
ＤＸ−Ｐ側と端末側との間の交信ができる。

【０００５】ＤＤＸ−Ｐ側から送られてくるデータ信号
６ａの受信データ速度は、たとえば、９．６ｋｂｐｓで
あり、たとえばＦＩＦＯ（先入れ先出しメモリ）である
受信バッファ１１では、３バイト（＝８ビット×３）分
遅延する。これをシフト・レジスタ１２で１ビットづつ
受信データをシフトさせ、それをＣＲＣ（cyclic redun
dancy check ）検出回路１４およびデータ・デコーダ１
５に印加している。ＣＲＣ検出回路１４は誤り検出を行
っており、国際標準となっているハイレベル・データ・
リンク制御手順（ＨＤＬＣ：high level data link con
trol procedure）の計算をして、フレーム・チェック・
シーケンス（ＦＣＳ：frame check sequence ）を行
い、誤り検出をしたときには割込コントローラ１６を介
してＣＰＵ９に誤り訂正処理の割込処理を要求する。デ
ータ・デコーダ１５では、１ビットづつシフトして入力
されるデータに対して、そこに含まれた各データ・デコ
ーダ１５−１，１５−２，…，１５−Ｎにおいて通信プ
ロトコル上の制御コード，キャラクタ，フラグの検出を
行っている。データ・デコーダ１５−１，１５−２，
…，１５−Ｎの数は制御コード，キャラクタ，フラグの
数（たとえばＮ＝５）だけ必要になる。データ・デコー
ダ１５−１，１５−２，…，１５−Ｎのうちの１つが、
制御コード，キャラクタ，フラグのうちの１つを検出し
たときには割込コントローラ１６を介してＣＰＵ９に割
込要求が出される。ここで制御回路２１は受信バッファ
１１からシフト・レジスタ１２へ送出する受信データと
受信クロックの同期を制御をしてＣＰＵの制御負担を軽
減している。制御回路２２はシリアル・パラレル変換器
（Ｓ／Ｐ）１３でシリアル・パラレル変換したデータを
バス８を介してメモリ１７に格納するための制御をして
ＣＰＵ９の制御負担を軽減している。

【０００６】ＣＰＵ９には割込コントローラ１６を介し
て印加されるさまざまな割込要因があり、それらの処理
のためにプログラムも複雑になるから割込処理によって
は長い処理時間を要するものもある。そこで、その割込
処理期間中はバス８によるメモリ１７への書込みや読出
しができないから、各割込処理期間中は受信バッファ１
１内に受信データを３バイト（８ビット×３）だけスト
アしておくようにしている。９．６ｋｂｐｓのデータ速
度であるとすると、この３バイト分の期間は２．５ｍｓ
であり、ＣＰＵ９は各種の割込処理のうち最長の割込処
理にかかる時間を２．５ｍｓ以内にしなければならない
ことになる。

【０００７】図９ではＤＤＸ−Ｐ側から端末側へ下りの
送信をする場合を説明したが、逆に上りの送信をする場
合は図９と同じ構成の別の回路を用意し、データ信号６
ａ，クロック信号６ｂに端末側からの信号線７に含まれ
たデータ信号７ａ，クロック信号７ｂを置き換えパラレ
ル・シリアル変換器１８の出力を信号線６に含まれる送
出信号６ｃに置き換える。ここで、ＣＰＵ９とメモリ１
７は上りおよび下りにおいて共通に使用される。

【０００８】

【発明が解決しようとする課題】複雑でコスト高となる
データ・デコーダ１５，割込コントローラ１６や制御回
路２１，２２を必要とし、各種の割込処理のうち最長の
割込処理にかかる時間を受信バッファ１１のストア時間
以内としているから、データの伝送速度が限定されてし
まう。しかも各データ・デコーダ１５−１〜１５−Ｎや
ＣＲＣ検出回路１４で割込処理が発生するからその頻度
も多いという解決されねばならない課題があった。

【０００９】

【課題を解決するための手段】データ信号とクロック信
号とを受信してＣＰＵが割込処理をしていない期間はデ
ータ信号をそのまま、割込処理をしている期間はその期
間だけデータ信号をストアしてデータ信号の速度よりも
速く読出して受信データとして出力する受信バッファ回
路を設け、ダイレクト・メモリ・アクセスしてこの受信
データをプロトコル変換用のメモリに書込み、データ受
信時の割込処理の発生は終了フラグ受信時の１回の割込
みに限定し、受信したデータについては端末側のプロト
コルに変換してプロトコル変換後のデータをメモリから
読出して送出するようにした。

【００１０】

【作用】ＣＰＵの割込処理期間は、割込み種類により大
きく異なるので割込処理の期間だけ受信バッファ回路で
データをストアしてデータの取りこぼしを防止し、それ
以外のときには受信バッファ回路でのデータ・ストアを
せずに直接メモリに書込むようにしている。最大の割込
処理期間（たとえば、２．５ｍｓ）だけ割込発生時に受
信するすべてのデータを遅延させる従来の装置にくら
べ、大半のデータは受信バッファによる遅延はゼロであ
り、割込処理の発生頻度は終了フラグ発生時に限定した
から少なく、遅延させるデータの遅延量はＣＰＵの割込
処理の期間だけにしたから、短期の割込処理の期間にお
いては遅延量は短期となり、ダイレクト・メモリ・アク
セスによりＣＰＵの負担を軽減した効果も相俟って、従
来の装置において９．６ｋｂｐｓのデータ速度において
使用していたＣＰＵを用いてより簡単な回路構成で４８
ｋｂｐｓのデータ速度を処理できる装置を実現した。

【００１１】

【実施例】図１には本発明のデータ送受信回路１０の一
実施例が示されており、図８のデータ送受信回路１０と
バス８と制御用の信号線に対応しており、図１の左半分
の下り用と右半分の上り用の回路は、ＣＰＵ９，クロッ
ク回路２９とメモリ２５を共用して左右対象となってい
るから下り用の左半分の回路について説明する。

【００１２】ＤＤＸ−Ｐ側からの信号線６に含まれるデ
ータ信号６ａ，クロック信号６ｂを受信バッファ回路２
０が受けて、シリアル・パラレル変換器（Ｓ／Ｐ）２２
へは受信データ３１と受信クロック３２を出力し、シリ
アル・パラレル変換器２２からはＤＭＡ（direct memor
y access）リクエスト信号３３を受けている。受信バッ
ファ回路２０は、クロック回路２９からの内部クロック
３９を受け、ＣＰＵ９からはストア解除信号３４とリセ
ット信号３８を受けている。

【００１３】シリアル・パラレル変換器２２からＤＭＡ
リクエスト信号３３がＤＭＡ制御回路２３に印加され、
受信データ３１の中に終了フラグが発見されたときに割
込通知信号３５がＣＰＵ９に対して出力される。バス８
にはデータ・バス，アドレス・バス，コントロール・バ
スが含まれ、ＣＰＵ９，メモリ２５，ＤＭＡ制御回路２
３，シリアル・パラレル変換器２２およびパラレル・シ
リアル変換器２４を接続している。

【００１４】図２には受信バッファ回路２０の内部構成
が示されている。先入れ先出し動作をするＦＩＦＯ回路
５０にはデータ信号６ａとクロック信号６ｂが印加さ
れ、クロック制御回路６０からのリード・クロック６８
とＣＰＵ９からのリセット信号３８を印加されて、受信
データ３１とエンプティ信号５９を出力している。

【００１５】クロック制御回路６０はデータ信号６ａの
データ速度（例えば、４８ｋｂｐｓ）よりは速い内部ク
ロック３９とクリア信号８９を受けて受信クロック３２
とリード・クロック６８とコントロール・クロック６９
を出力している。カウンタ回路７０は受信クロック３
２，ＤＭＡリクエスト信号３３およびストア解除信号３
４を受けてオーバ・フロー信号７９を出力している。コ
ントロール回路８０はストア解除信号３４，リセット信
号３８，エンプティ信号５９，コントロール・クロック
６９およびオーバ・フロー信号７９を受けてクリア信号
８９を出力している。

【００１６】図３には図２の回路とＣＰＵ９の動作概念
を示すタイム・チャートが示されている。図３（ａ）に
はデータ信号６ａの内容が、（ｂ）にはＤＭＡリクエス
ト信号３３が、（ｃ）にはカウンタ回路７０のカウント
値が、（ｄ）にはＦＩＦＯ回路５０の動作状態が、
（ｅ）にはストア解除信号３４が、（ｆ）にはＣＰＵ９
の割込処理の状態が示されている。

【００１７】図３（ａ）の８ビットで１バイトをなすデ
ータが続き、ｎ−１番目，ｎ番目のデータが続き、終了
フラグＦ，Ｆ，…，Ｆが到来する。（ｃ）のカウンタ回
路７０はデータのビットを１，２，…，８とカウントし
ており、終了フラグＦ，Ｆ，…，Ｆが到来するまでは
（ｂ）のＤＭＡリクエスト信号３３を受けて８をカウン
トしたところでカウント値はクリアされる。（ｂ）のＤ
ＭＡリクエスト信号３３が（ｃ）のカウンタ回路７０を
クリアしている間は（ｄ）のＦＩＦＯ５０はデータ信号
６ａをクロック信号６ｂで書込み、データ信号６ａのデ
ータ速度のまま受信データ３１として出力するから、ス
トア動作はせずに、ストア動作解除の状態で（ａ）のデ
ータ信号６ａをそのまま受信データ３１として出力して
いる。すなわち遅延は生じない。

【００１８】（ａ）のデータ信号６ａ中に終了フラグ
Ｆ，Ｆ，…，Ｆが検出されると、（ｂ）の破線で示した
ＤＭＡリクエスト信号は印加されず、（ｃ）のカウンタ
回路７０のカウンタ値はクリアされないから、カウンタ
回路７０はオーバ・フロー信号を発生し、これによって
（ｄ）のＦＩＦＯ回路５０はストア状態に入り、その後
に受信するデータ信号６ａはＦＩＦＯ５０に記憶され
る。この間に（ｆ）のＣＰＵ９はＤＭＡ制御回路２３の
動作用に必要なメモリ・エリアを設定する割込処理をし
て、それを終了すると（ｅ）のストア解除信号３４を発
生し、（ｄ）のＦＩＦＯ５０はストア状態を解除され
て、記憶しているデータを出力し終わるまではデータ信
号６ａのデータ速度よりも高速で受信データ３１として
出力し、記憶データが空になると、エンプティ信号５９
を出して印加されるデータ信号６ａのデータ速度のまま
受信データ３１として出力し、シリアル・パラレル変換
器２２を介してＤＭＡ制御回路２３の制御によりメモリ
２５に受信データが格納される。格納されたデータは
（ｆ）のＣＰＵ９の割込処理期間以外の期間にＣＰＵ９
がプロトコル変換処理し、それをパラレル・シリアル変
換器（Ｐ／Ｓ）２４を介して送出信号７ｃとして信号線
７に出力する。

【００１９】図４にはＦＩＦＯ回路５０の具体的な回路
が示されている。ＦＩＦＯ５１のデータ端子Ｄ０にはデ
ータ信号６ａが、書込みクロック用の端子Ｗにはクロッ
ク信号６ｂが、読出しクロック用の端子Ｒにはリード・
クロック６８が、リセット用の端子ＲＳにはリセット信
号３８が印加され、シンク抵抗５７を介して接地された
出力端子Ｑ０からはインバータ５２，５３を介して受信
データ３１が、ストアされたデータが空になったことを
示すエンプティ端子ＥＦからはインバータ５４を介して
エンプティ信号５９が出力される。

【００２０】図５にはクロック制御回路６０の具体的な
回路が示されている。カウンタ６１の反転クロック端子
にはデータ信号６ａのデータ速度およびクロック信号６
ｂのクロック速度よりも高速の内部クロック３９が、ク
リア端子ＣＬＲにはクリア信号８９が印加され、出力端
子ＱＦからインバータ６４を介してリード・クロック６
８が得られ、出力端子ＱＥからインバータ６３を介し、
オア・ゲート６２に印加されリード・クロック６８とオ
アしてコントロール・クロック６９を得、それをインバ
ータ６５を介して受信クロック３２として得ている。

【００２１】図６にはカウンタ回路７０の具体的な回路
が示されている。８進のカウンタ７１は、そのアップ・
カウント用のクロック端子ＵＰにオア・ゲート７２とイ
ンバータ７４を介して受信クロック３２を受け、動作安
定用のコンデンサ７６（たとえば、１８ｐＦ）で接地さ
れたクリア端子ＣＬＲにＤＭＡリクエスト信号３３を受
け、反転ロード端子ＬＤにはストア解除信号３４を受
け、出力端子ＱＣ，ＱＤの出力をアンド・ゲート７３で
アンドして、オーバ・フロー信号７９を得ている。これ
はオア・ゲート７２にも印加されている。

【００２２】図７にはコントロール回路８０の具体的な
回路が示されている。２つのＤフリップフロップ８１，
８２があり、フリップフロップ８１のクロック端子には
オーバ・フロー信号７９を受け、フリップフロップ８２
のクロック端子およびデータ端子Ｄにはコントロール・
クロック６９およびエンプティ信号５９を受けている。
アンド・ゲート８３はストア解除信号３４とリセット信
号３８のアンドをとり、動作安定用のコンデンサ８６
（たとえば、１８ｐＦ）で接地されたＤフリップフロッ
プ８１の反転プリセット端子ＰＲに印加されている。ア
ンド・ゲート８４はリセット信号３８とエンプティ信号
５９のアンドをとり、Ｄフリップフロップ８２の反転ク
リア端子ＣＬＲに印加している。反転プリセット端子を
＋５Ｖに接続されたＤフリップフロップ８２の出力端子
Ｑからの出力と、反転クリア端子ＣＬＲを＋５Ｖに接続
されたＤフリップフロップ８１の反転出力端子ノットＱ
からの出力をオア・ゲート８５でオアしてクリア信号８
９を得ている。

【００２３】以上に説明した本発明の実施例で、ＣＰＵ
９を従来例と同じものを使用したとき、従来例では信号
線６の速度は９．６ｋｂｐｓであったが、本願の実施例
においては４８ｋｂｐｓにすることができた。これはデ
ータの終了を示す終了フラグを検出したときに割込発生
するように限定したから、ＣＰＵ９への割込発生の頻度
が従来例よりも少なくなり、各割込処理の期間も従来例
では受信バッファの３バイト分（２．５ｍｓ）で各種の
割込処理時間の最大の期間をとっていたのに対して本願
の実施例では割込処理開始で受信バッファ回路２０のス
トアを開始し、割込処理終了でストアを解除することに
し、さらに、ダイレクト・メモリ・アクセスによりＣＰ
Ｕ９の負担を軽減したから、ＣＰＵ９が割込処理に占有
される時間は著しく小さくなり、メモリ２５に格納され
たデータを高速でチェックして必要なプロトコル変換を
して出力することができるようになった。

【００２４】

【発明の効果】以上の説明から明らかなように、本発明
によるならば、多くのデータ・デコーダやその制御回路
を不要とした簡単な回路構成で、ＣＰＵに高速のプロト
コル変換処理をさせることを可能にしたから、ＨＤＬＣ
方式、たとえば、高速のパケット交換網（ＤＤＸ−Ｐ）
に接続可能なデータ送受信方法と装置を実現することが
できた。したがって本発明の効果は極めて大きい。

【図面の簡単な説明】

【図１】本発明のデータ送受信回路の一実施例を示す回
路構成図である。

【図２】図１の構成要素である受信バッファ回路の回路
構成図である。

【図３】図２の動作概念を説明するためのタイム・チャ
ートである。

【図４】図２の構成要素であるＦＩＦＯ回路の具体的な
回路図である。

【図５】図２の構成要素であるクロック制御回路の具体
的な回路図である。

【図６】図２の構成要素であるカウンタ回路の具体的な
回路図である。

【図７】図２の構成要素であるコントロール回路の具体
的な回路図である。

【図８】データ送受信回路を含む従来のデータ伝送系統
を示す系統図である。

【図９】従来のデータ送受信回路の回路構成図である。

【符号の説明】

３，４ 送受信器（Ｒ／Ｄ） ６，７ 信号線 ６ａ，７ａ データ信号 ６ｂ，７ｂ クロック信号 ６ｃ，７ｃ 送出信号 ８ バス ９ ＣＰＵ １０ データ送受信回路 １１ 受信バッファ １２ シフト・レジスタ １３ シリアル・パラレル変換器（Ｓ／Ｐ） １４ ＣＲＣ検出回路 １５ データ・デコーダ １６ 割込コントローラ １７ メモリ １８ パラレル・シリアル変換器（Ｐ／Ｓ） ２０ 受信バッファ回路 ２２ シリアル・パラレル変換器（Ｓ／Ｐ） ２３ ＤＭＡ制御回路 ２４ パラレル・シリアル変換器（Ｐ／Ｓ） ２５ メモリ ２９ クロック回路 ３１ 受信データ ３２ 受信クロック ３３ ＤＭＡリクエスト信号 ３４ ストア解除信号 ３５ 割込通知信号 ３８ リセット信号 ３９ 内部クロック ５０ ＦＩＦＯ回路 ５１ ＦＩＦＯ ５２〜５４ インバータ ５７ 抵抗 ５９ エンプティ信号 ６０ クロック制御回路 ６１ カウンタ ６２ オア・ゲート ６３〜６５ インバータ ６８ リード・クロック ６９ コントロール・クロック ７０ カウンタ回路 ７１ カウンタ ７２ オア・ゲート ７３ アンド・ゲート ７４ インバータ ７６ コンデンサ ７９ オーバ・フロー信号 ８０ コントロール回路 ８１，８２ Ｄフリップフロップ ８３，８４ アンド・ゲート ８５ オア・ゲート ８６ コンデンサ ８９ クリア信号

フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04L 29/06 H04L 13/08

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 データ信号（６ａ）とクロック信号（６
   ｂ）とを受信して、割込処理をしていない期間は前記デ
   ータ信号をそのまま、割込処理をしている期間はその期
   間前記データ信号をストアして前記データ信号の速度よ
   りも速い速度で読出して受信データ（３１）を得る受信
   処理をし（２０）、 ダイレクト・メモリ・アクセスして、前記受信データ
   （３１）をプロトコル変換用のメモリに格納するアクセ
   ス処理をし（２３）、 前記データ信号（６ａ）中に終了フラグを検出したとき
   に前記割込処理をし、前記メモリに格納したデータをプ
   ロトコル変換して送出するように中央処理をする（９）
   データ送受信方法。
2. 【請求項２】 前記受信処理において、前記データ信号
   （６ａ）中に前記終了フラグが検出されたときには前記
   データ信号（６ａ）を一時的にストアし、ストア解除信
   号（３４）を受けて前記データ信号の速度よりも速い速
   度で読出して受信データ（３１）を得て、 前記中央処理において、前記割込処理を終了したときに
   前記ストア解除信号（３４）を得るようにした請求項１
   のデータ送受信方法。
3. 【請求項３】 データ信号（６ａ）とクロック信号（６
   ｂ）とを受信して、割込処理をしていない期間は前記デ
   ータ信号をそのまま読出し、割込処理をしている期間は
   その期間データ信号をストアして前記データ信号の速度
   よりも速い速度で読出してシリアルの受信データ（３
   １）を得るための受信バッファ手段（２０）と、 前記シリアルの受信データ（３１）を受けて、パラレル
   に変換し、このパラレルの受信データ中に終了フラグを
   検出したときに割込通知信号（３５）を、前記終了フラ
   グを検出しないときにダイレクト・メモリ・アクセス・
   リクエスト信号（３３）を発生するシリアル・パラレル
   変換手段（２２）と、 前記パラレル変換後の受信データを受けて格納しプロト
   コル変換して送出するためのメモリ手段（２５）と、 前記ダイレクト・メモリ・アクセス・リクエスト信号
   （３３）を受けたときには前記パラレル変換後の受信デ
   ータをそのまま前記メモリ手段（２５）に格納し、前記
   割込通知信号（３５）が発生しているときには前記メモ
   リ手段（２５）への格納動作を中断するようにダイレク
   ト・メモリ・アクセスするためのＤＭＡ制御手段（２
   ３）と、 前記メモリ手段（２５）における前記プロトコル変換動
   作を指示し、前記割込通知信号（３５）を受けたときに
   所定の前記割込処理をし、前記割込処理が終了したとき
   に前記受信バッファ手段（２０）にストア動作を解除せ
   しめるストア解除信号（３４）を発生するための中央処
   理手段（９）とを含むデータ送受信装置。
4. 【請求項４】 前記受信バッファ手段（２０）が、 前記受信データ（３１）中のデータのビット数をカウン
   トして前記ダイレクト・メモリ・アクセス・リクエスト
   信号（３３）を受けるごとにカウント値をクリアし、前
   記ダイレクト・メモリ・アクセス・リクエスト信号が設
   定されているカウント値以内の期間に入力されないとき
   には前記カウント値をクリアせずにオーバ・フロー信号
   （７９）を発生するためのカウンタ手段（７０）と、 前記オーバ・フロー信号（７９）を受けて前記ストア解
   除信号（３４）が印加されるまで前記データ信号（６
   ａ）を先入れ先出しして読出すためのリード・クロック
   （６８）を出力するためのリード・クロック・コントロ
   ール手段（６０，８０）と、 前記データ信号（６ａ）を前記クロック信号（６ｂ）で
   取り込んで前記リード・クロック（６８）の印加されな
   い間ストアし、前記リード・クロック（６８）により先
   入れ先出しして前記受信データ（３１）を出力するため
   の先入れ先出し手段（５０）とを含む請求項３のデータ
   送受信装置。