JPH0744567B2 - 通信インタ−フエイス装置 - Google Patents
通信インタ−フエイス装置Info
- Publication number
- JPH0744567B2 JPH0744567B2 JP61200967A JP20096786A JPH0744567B2 JP H0744567 B2 JPH0744567 B2 JP H0744567B2 JP 61200967 A JP61200967 A JP 61200967A JP 20096786 A JP20096786 A JP 20096786A JP H0744567 B2 JPH0744567 B2 JP H0744567B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- parallel data
- transmission
- dual port
- port memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
- G06F13/128—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine for dedicated transfers to a network
Description
【発明の詳細な説明】 《産業上の利用分野》 本発明は、送信側の処理装置で得られたパラレルデータ
をシリアルデータへ変換してデータ伝送線へ送信し、そ
のデータ伝送線から受信したシリアルデータをパラレル
データに変換して受信側処理装置に与える通信インター
フェイス装置に関する。
をシリアルデータへ変換してデータ伝送線へ送信し、そ
のデータ伝送線から受信したシリアルデータをパラレル
データに変換して受信側処理装置に与える通信インター
フェイス装置に関する。
《従来技術とその問題点》 この種の装置は、日本電気（NEC）のμPD71051C等を送
信側と受信側とに使用することにより構成でき、その場
合には送信側と受信側の処理回路を形成するCPUのバス
にそれらのインターフェイス素子が各々接続される。
信側と受信側とに使用することにより構成でき、その場
合には送信側と受信側の処理回路を形成するCPUのバス
にそれらのインターフェイス素子が各々接続される。
そしてデータ通信は、７ビットまたは８ビットのデータ
フレームを単位として行なわれており、送信および受信
側のCPUがプログラムを実行することにより、送信側の
インターフェイス素子に送信データが与えられ、また受
信側のインターフェイスから受信データが取込まれる。
フレームを単位として行なわれており、送信および受信
側のCPUがプログラムを実行することにより、送信側の
インターフェイス素子に送信データが与えられ、また受
信側のインターフェイスから受信データが取込まれる。
《発明が解決しようとする問題点》 ここで通常ではそれらデータの送受信のために割込み処
理が行なわれるので、両CPUの通信オーバーヘッドが非
常に大きくなるという問題が従来において生じていた。
理が行なわれるので、両CPUの通信オーバーヘッドが非
常に大きくなるという問題が従来において生じていた。
例えば車両のエンジン制御がリアルタイムで行なわれる
場合には、その制御周期が2msec程度であり、その間に
相互転送されるデータ量が最低で32バイトであるので、
平均して１単位のデータが62.5μsec毎に転送され、従
って62.5μsec毎に通信プログラムが割込みで実行さ
れ、その結果通常のエンジン制御用演算に割り当てられ
る時間が著しく短縮され、その制御演算速度の向上を図
る際に大きな制約となっていた。
場合には、その制御周期が2msec程度であり、その間に
相互転送されるデータ量が最低で32バイトであるので、
平均して１単位のデータが62.5μsec毎に転送され、従
って62.5μsec毎に通信プログラムが割込みで実行さ
れ、その結果通常のエンジン制御用演算に割り当てられ
る時間が著しく短縮され、その制御演算速度の向上を図
る際に大きな制約となっていた。
本発明は上記従来の課題に鑑みてなされたものであり、
その目的は、送信側および受信側処理回路の処理速度を
大幅に向上できる通信インターフェイス装置を提供する
ことにある。
その目的は、送信側および受信側処理回路の処理速度を
大幅に向上できる通信インターフェイス装置を提供する
ことにある。
《問題点を解決しようとするための手段》 上記目的を達成するために本発明では、 送信側処理装置のバス上へ送出されたパラレルデータを
シリアルデータに変換してデータ伝送線へ送信する送信
インターフェイスと、該データ伝送線を介し受信したシ
リアルデータをパラレルデータに変換して受信側処理装
置のバス上へ送出する受信インターフェイスと、を具備
した通信インターフェイス装置であって、 上記送信インターフェイスは、 送信側処理装置のバス上へ送出されたパラレルデータを
取り込み保持するデータバッファと、 上記バス上に送出されたパラレルデータのアドレスを取
り込み保持するアドレスバッファと、 上記データバッファに保持されたパラレルデータを記憶
するデュアルポートメモリと、 上記デュアルポートメモリから読出されたパラレルデー
タをシリアルデータに変換してデータ伝送線へ送信する
送信ユニットと、 上記送信ユニットによるパラレルデータの送信タイミン
グに応じてカウントアップし、そのカウント値と上記ア
ドレスバッファに保持されたアドレスとが一致した場
合、そのカウント値に基づき上記デュアルポートメモリ
から上記送信ユニットへパラレルデータを読出させる送
信側制御回路と、 上記送信側制御回路でカウントされたカウント値と予め
定めた１サイクルデータ送信数とを比較して、一致した
場合には上記送信ユニットで変換されるパラレルデータ
にビット情報を付加するコンパレータと、 上記受信インターフェイスは、 上記データ伝送線を介した上記送信ユニットからのシリ
アルデータをパラレルデータに変換して受信する受信ユ
ニットと、 上記受信ユニットで受信されたパラレルデータを記憶す
るデュアルポートメモリと、 上記受信ユニットによるパラレルデータの受信タイミン
グに応じてカウントアップし、かつ、受信したパラレル
データに上記ビット情報が付加されている場合にはその
カウント値をリセットして、そのカウント値に基づき上
記デュアルポートメモリにパラレルデータを記憶させる
と共に、上記デュアルポートメモリから受信側処理回路
のバス上へのパラレルデータの読出しを制御する受信側
制御回路とを具備する、ことを特徴とする。
シリアルデータに変換してデータ伝送線へ送信する送信
インターフェイスと、該データ伝送線を介し受信したシ
リアルデータをパラレルデータに変換して受信側処理装
置のバス上へ送出する受信インターフェイスと、を具備
した通信インターフェイス装置であって、 上記送信インターフェイスは、 送信側処理装置のバス上へ送出されたパラレルデータを
取り込み保持するデータバッファと、 上記バス上に送出されたパラレルデータのアドレスを取
り込み保持するアドレスバッファと、 上記データバッファに保持されたパラレルデータを記憶
するデュアルポートメモリと、 上記デュアルポートメモリから読出されたパラレルデー
タをシリアルデータに変換してデータ伝送線へ送信する
送信ユニットと、 上記送信ユニットによるパラレルデータの送信タイミン
グに応じてカウントアップし、そのカウント値と上記ア
ドレスバッファに保持されたアドレスとが一致した場
合、そのカウント値に基づき上記デュアルポートメモリ
から上記送信ユニットへパラレルデータを読出させる送
信側制御回路と、 上記送信側制御回路でカウントされたカウント値と予め
定めた１サイクルデータ送信数とを比較して、一致した
場合には上記送信ユニットで変換されるパラレルデータ
にビット情報を付加するコンパレータと、 上記受信インターフェイスは、 上記データ伝送線を介した上記送信ユニットからのシリ
アルデータをパラレルデータに変換して受信する受信ユ
ニットと、 上記受信ユニットで受信されたパラレルデータを記憶す
るデュアルポートメモリと、 上記受信ユニットによるパラレルデータの受信タイミン
グに応じてカウントアップし、かつ、受信したパラレル
データに上記ビット情報が付加されている場合にはその
カウント値をリセットして、そのカウント値に基づき上
記デュアルポートメモリにパラレルデータを記憶させる
と共に、上記デュアルポートメモリから受信側処理回路
のバス上へのパラレルデータの読出しを制御する受信側
制御回路とを具備する、ことを特徴とする。
《作用》 本発明では、送信インターフェイスは、送信側処理装置
のバス上へ送出されたパラレルデータおよびそのアドレ
スをデータバッファおよびアドレスバッファが取り込み
保持し、そのデータバッファに保持されたパラレルデー
タをデュアルポートメモリが記憶し、送信ユニットがそ
のパラレルデータをシリアルデータに変換してデータ伝
送線へ送信する。
のバス上へ送出されたパラレルデータおよびそのアドレ
スをデータバッファおよびアドレスバッファが取り込み
保持し、そのデータバッファに保持されたパラレルデー
タをデュアルポートメモリが記憶し、送信ユニットがそ
のパラレルデータをシリアルデータに変換してデータ伝
送線へ送信する。
その際、送信側制御回路は、送信ユニットによるパラレ
ルデータの送信タイミングに応じてカウントアップし、
そのカウント値とアドレスバッファに保持されたアドレ
スとが一致した場合、そのカウント値に基づきデュアル
ポートメモリから送信ユニットへパラレルデータを読出
させる。また、コンパレータは、送信側制御回路でカウ
ントされたカウント値と予め定めた１サイクルデータ送
信数とを比較して、一致した場合には送信ユニットで変
換されるパラレルデータにビット情報を付加する。
ルデータの送信タイミングに応じてカウントアップし、
そのカウント値とアドレスバッファに保持されたアドレ
スとが一致した場合、そのカウント値に基づきデュアル
ポートメモリから送信ユニットへパラレルデータを読出
させる。また、コンパレータは、送信側制御回路でカウ
ントされたカウント値と予め定めた１サイクルデータ送
信数とを比較して、一致した場合には送信ユニットで変
換されるパラレルデータにビット情報を付加する。
一方、受信インターフェイスでは、受信ユニットがデー
タ伝送線を介し受信ユニットからのシリアルデータをパ
ラレルデータに変換して受信し、デュアルポートメモリ
がそのパラレルデータを記憶する。
タ伝送線を介し受信ユニットからのシリアルデータをパ
ラレルデータに変換して受信し、デュアルポートメモリ
がそのパラレルデータを記憶する。
その際、受信側制御回路は、受信ユニットによるパラレ
ルデータの受信タイミングに応じてカウントアップし、
かつ、受信したパラレルデータにビット情報が付加され
ている場合にはそのカウント値をリセットして、そのカ
ウント値に基づきデュアルポートメモリにパラレルデー
タを記憶させると共に、デュアルポートメモリから受信
側処理回路のバス上へのパラレルデータの読出しを制御
する。
ルデータの受信タイミングに応じてカウントアップし、
かつ、受信したパラレルデータにビット情報が付加され
ている場合にはそのカウント値をリセットして、そのカ
ウント値に基づきデュアルポートメモリにパラレルデー
タを記憶させると共に、デュアルポートメモリから受信
側処理回路のバス上へのパラレルデータの読出しを制御
する。
《実施例の説明》 以下、図面に基づいて本発明に係る装置の好適な実施例
を説明する。
を説明する。
第１図には本発明に係る装置の好適な第１実施例が示さ
れており、アドレスバス10A,データバス12Aには不図示
の送信側CPUからデータが送出されている。
れており、アドレスバス10A,データバス12Aには不図示
の送信側CPUからデータが送出されている。
それらのパラレルデータは送信インターフェイス14に設
けられたデータ記憶回路16のアドレスバッファ18とデー
タバッファ20に各々取込まれ、データバッファ20のパラ
レルデータはデュアルポートメモリ22に記憶保持され
る。
けられたデータ記憶回路16のアドレスバッファ18とデー
タバッファ20に各々取込まれ、データバッファ20のパラ
レルデータはデュアルポートメモリ22に記憶保持され
る。
その際の記憶アドレスはカウンタ24のカウンタ値で決定
されており、パラレルデータの記憶アドレスはタイミン
グ制御回路26を介してデュアルポートメモリ22に与えら
れる。
されており、パラレルデータの記憶アドレスはタイミン
グ制御回路26を介してデュアルポートメモリ22に与えら
れる。
尚、このカウント24とタイミング制御回路26とが送信側
制御回路23を構成している。
制御回路23を構成している。
そしてデュアルポートメモリ22に記憶保持されたパラレ
ルデータの読出アドレスもカウンタ24のカウント値で指
定されており、そのアドレスがタイミング制御回路26か
ら与えられたときには送信ユニット28（前述のインター
フェイス素子に相当）の送信データバッファ30にそのパ
ラレルデータが読み出される。
ルデータの読出アドレスもカウンタ24のカウント値で指
定されており、そのアドレスがタイミング制御回路26か
ら与えられたときには送信ユニット28（前述のインター
フェイス素子に相当）の送信データバッファ30にそのパ
ラレルデータが読み出される。
さらに送信データバッファ30のパラレルデータがトラン
スミッタ32の送信バッファに転送されると、そのパラレ
ルデータがシリアルデータに変換されてデータ伝送線34
へ送出される。
スミッタ32の送信バッファに転送されると、そのパラレ
ルデータがシリアルデータに変換されてデータ伝送線34
へ送出される。
またその際には送信データバッファ30が空の状態とな
り、送信ユニット28から、この空の状態となったことを
示す信号Txrdyがタイミング制御回路26へ出力され、タ
イミング制御回路26からカウンタ24へカウントアップク
ロックが与えられる。
り、送信ユニット28から、この空の状態となったことを
示す信号Txrdyがタイミング制御回路26へ出力され、タ
イミング制御回路26からカウンタ24へカウントアップク
ロックが与えられる。
以上のように送信インターフェイス14では、送信側CPU
のデータバス12へパラレルデータが送出されると、カウ
ンタ24のカウント値に示されるデュアルポートメモリ22
のアドレスへデータバス12A上のデータが書込まれ、そ
の書込みに関しては送信側CPUは何等関与しない。
のデータバス12へパラレルデータが送出されると、カウ
ンタ24のカウント値に示されるデュアルポートメモリ22
のアドレスへデータバス12A上のデータが書込まれ、そ
の書込みに関しては送信側CPUは何等関与しない。
なお、送信データ数がカウンタ24でカウントされ、その
カウンタ値でデュアルポートメモリ22の書込アドレスお
よび読出アドレスが指定される。
カウンタ値でデュアルポートメモリ22の書込アドレスお
よび読出アドレスが指定される。
またその指定がタイミング制御回路26で切替えられてお
り、このためデュアルポートメモリ22の書込みと読出し
との競合が避けられている。
り、このためデュアルポートメモリ22の書込みと読出し
との競合が避けられている。
その書込みと読出しの競合はデータ送出の停止を送信側
CPUへ指示することにより、あるいは基本クロックの移
送関係を調整することにより避けることも可能であり、
それらの場合にはアドレスバッファ18,タイミング制御
回路26などが不要となる。
CPUへ指示することにより、あるいは基本クロックの移
送関係を調整することにより避けることも可能であり、
それらの場合にはアドレスバッファ18,タイミング制御
回路26などが不要となる。
以上の送信インターフェイス14からデータ伝送線34へ送
出されたシリアルデータTdateは受信インターフェイス3
6の受信ユニット38（前述のインターフェイス素子に相
当）に設けられたトランスミッタ40へ受信データRdata
として受信され、パラレルデータに変換されてその受信
バッファへ与えられる。
出されたシリアルデータTdateは受信インターフェイス3
6の受信ユニット38（前述のインターフェイス素子に相
当）に設けられたトランスミッタ40へ受信データRdata
として受信され、パラレルデータに変換されてその受信
バッファへ与えられる。
この受信バッファのパラレルデータは受信データバッフ
ァ42に転送され、そのパラレルデータはデュアルポート
メモリ44に書込まれる。
ァ42に転送され、そのパラレルデータはデュアルポート
メモリ44に書込まれる。
そしてデュアルポートメモリ44の書込アドレスはカウン
タ46のカウント値で指示されており、書込アドレスはタ
イミング制御回路48からデュアルポートメモリ44に与え
られる。
タ46のカウント値で指示されており、書込アドレスはタ
イミング制御回路48からデュアルポートメモリ44に与え
られる。
さらにデュアルポートメモリ44へ受信データバッファ42
のパラレルデータが書込まれて受信データバッファ42が
空となると、これを示す信号Rxrdyが受信ユニット38か
らタイミング制御回路48へ出力され、タイミング制御回
路48からカウンタ46へカウントクロックが出力されるこ
とによりカウンタ46で受信データ数がカウントされる。
のパラレルデータが書込まれて受信データバッファ42が
空となると、これを示す信号Rxrdyが受信ユニット38か
らタイミング制御回路48へ出力され、タイミング制御回
路48からカウンタ46へカウントクロックが出力されるこ
とによりカウンタ46で受信データ数がカウントされる。
尚、このカウンタ46とタイミング制御回路48とが受信側
制御回路45を構成している。
制御回路45を構成している。
またデュアルポートメモリ44への受信データ書込時には
そのデュアルポートメモリ44への受信側CPUのアクセス
が上記信号Rxrdyで禁止されており、その禁止が解除さ
れたときに受信側CPUへデュアルポートメモリ44からパ
ラレルデータが取出される。
そのデュアルポートメモリ44への受信側CPUのアクセス
が上記信号Rxrdyで禁止されており、その禁止が解除さ
れたときに受信側CPUへデュアルポートメモリ44からパ
ラレルデータが取出される。
そのパラレルデータの読出アドレスはアドレスバス10B
からタイミグ制御回路48を介しデュアルポートメモリ44
に与えられており、そのアドレスから読出されたパラレ
ルデータはデータバス12Bへデュアルポートメモリ44か
ら読み出される。
からタイミグ制御回路48を介しデュアルポートメモリ44
に与えられており、そのアドレスから読出されたパラレ
ルデータはデータバス12Bへデュアルポートメモリ44か
ら読み出される。
以上説明したように本実施例によれば、送信側CPUがデ
ータ送信に関与せず、また受信側CPUが受信データを随
時利用できるので送信側および受信側CPUの送受信に要
する処理負荷を著しく低減でき、従って、それらの処理
の速度を大幅に高めることが可能となる。
ータ送信に関与せず、また受信側CPUが受信データを随
時利用できるので送信側および受信側CPUの送受信に要
する処理負荷を著しく低減でき、従って、それらの処理
の速度を大幅に高めることが可能となる。
また、本実施例ではコンパレータ50が送信インターフェ
イス14に設けられており、そのコンパレータ50ではカウ
ンタ24のカウント値と１サイクルデータ送信数とが比較
されている。
イス14に設けられており、そのコンパレータ50ではカウ
ンタ24のカウント値と１サイクルデータ送信数とが比較
されている。
そしてカウンタ24のカウント値と１サイクルデータ送信
数との一致がコンパレータ50で確認されたときに送信デ
ータバッファ30の特定ビット（本実施例ではMSB）が論
理“1"に制御され、そのビット情報は送信データTdata
に含められる。
数との一致がコンパレータ50で確認されたときに送信デ
ータバッファ30の特定ビット（本実施例ではMSB）が論
理“1"に制御され、そのビット情報は送信データTdata
に含められる。
また受信インターフェイス36では受信データバッファ42
に与えられた受信データの特定ビット（MSB）が論理
“1"となったときにカウンタ46がリセットされる。
に与えられた受信データの特定ビット（MSB）が論理
“1"となったときにカウンタ46がリセットされる。
本実施例ではカウンタ24のカウント値が１サイクルデー
タ送信数となる毎にカウンタ46がリセットされるので、
通信エラーでデータ列の順序が崩れた場合であっても、
カウンタ24のカウント値が１サイクルデータ送信数とな
る次のサイクルから正常な通信が再開され、従って通信
データの信頼性を向上させることが可能となる。
タ送信数となる毎にカウンタ46がリセットされるので、
通信エラーでデータ列の順序が崩れた場合であっても、
カウンタ24のカウント値が１サイクルデータ送信数とな
る次のサイクルから正常な通信が再開され、従って通信
データの信頼性を向上させることが可能となる。
なお、カウンタ46がリセットされた場合において受信側
エラーの発生が確認されたときには、そのサイクル期間
に亘りデュアルポートメモリ44をアクセスしないプログ
ラムを組むことにより、その通信エラーによる影響を最
小限に抑制できる。
エラーの発生が確認されたときには、そのサイクル期間
に亘りデュアルポートメモリ44をアクセスしないプログ
ラムを組むことにより、その通信エラーによる影響を最
小限に抑制できる。
また本実施例ではカウンタ46がリセットされたが、プリ
セットされるようにしても良い。
セットされるようにしても良い。
《効果》 以上説明したように本発明によれば、送信データが送信
側CPUのバスから自動的に取り出され、送信側では受信
データが保持されるので、受信側処理回路をデータ送信
に関与することはなく、また受信側処理回路は受信デー
タを随時取込め、従って送信側および受信側処理回路の
処理負荷を著しく低減でき、従ってそれら処理回路の能
力を有効に利用でき、その結果高速なリアルタイム制御
が可能となる。
側CPUのバスから自動的に取り出され、送信側では受信
データが保持されるので、受信側処理回路をデータ送信
に関与することはなく、また受信側処理回路は受信デー
タを随時取込め、従って送信側および受信側処理回路の
処理負荷を著しく低減でき、従ってそれら処理回路の能
力を有効に利用でき、その結果高速なリアルタイム制御
が可能となる。
また、本発明によれば、送信インターフェース側では、
コンパレータが送信側制御回路でのカウント値と１サイ
クルデータ送信数とを比較して、カウント値が１サイク
ルデータ送信数となる毎にパラレルデータにビット情報
を付加して、シリアルデータに変換して送信する一方、
受信インターフェース側では、そのシリアルデータをパ
ラレルデータに変換して受信し、そのパラレルデータに
ビット情報が付加されている場合には、受信側制御回路
のカウント値をリセットするため、データ伝送線上で通
信エラーが生じて、データ列の順序が崩れた場合でも、
受信側制御回路のカウント値が１サイクルデータ送信数
となる次のサイクルから正常な通信が再開され、通信デ
ータの信頼性を向上させることができる。
コンパレータが送信側制御回路でのカウント値と１サイ
クルデータ送信数とを比較して、カウント値が１サイク
ルデータ送信数となる毎にパラレルデータにビット情報
を付加して、シリアルデータに変換して送信する一方、
受信インターフェース側では、そのシリアルデータをパ
ラレルデータに変換して受信し、そのパラレルデータに
ビット情報が付加されている場合には、受信側制御回路
のカウント値をリセットするため、データ伝送線上で通
信エラーが生じて、データ列の順序が崩れた場合でも、
受信側制御回路のカウント値が１サイクルデータ送信数
となる次のサイクルから正常な通信が再開され、通信デ
ータの信頼性を向上させることができる。
第１図は本発明に係る装置の好適な実施例を示すブロッ
ク図である。 10A,10B……アドレスバス 12A,12B……データバス 14……受信インターフェース 18……アドレスバッファ 20……データバッファ 22……デュアルポートメモリ 23……送信側制御回路 28……送信ユニット 34……データ伝送線 36……受信インターフェース 38……受信ユニット 44……デュアルポートメモリ 45……受信側制御回路 50……コンパレータ
ク図である。 10A,10B……アドレスバス 12A,12B……データバス 14……受信インターフェース 18……アドレスバッファ 20……データバッファ 22……デュアルポートメモリ 23……送信側制御回路 28……送信ユニット 34……データ伝送線 36……受信インターフェース 38……受信ユニット 44……デュアルポートメモリ 45……受信側制御回路 50……コンパレータ
Claims (1)
- 【請求項１】送信側処理装置のバス上へ送出されたパラ
レルデータをシリアルデータに変換してデータ伝送線へ
送信する送信インターフェイスと、該データ伝送線を介
し受信したシリアルデータをパラレルデータに変換して
受信側処理装置のバス上へ送出する受信インターフェイ
スと、を具備した通信インターフェイス装置であって、 上記送信インターフェイスは、 送信側処理装置のバス上へ送出されたパラレルデータを
取り込み保持するデータバッファと、 上記バス上に送出されたパラレルデータのアドレスを取
り込み保持するアドレスバッファと、 上記データバッファに保持されたパラレルデータを記憶
するデュアルポートメモリと、 上記デュアルポートメモリから読出されたパラレルデー
タをシリアルデータに変換してデータ伝送線へ送信する
送信ユニットと、 上記送信ユニットによるパラレルデータの送信タイミン
グに応じてカウントアップし、そのカウント値と上記ア
ドレスバッファに保持されたアドレスとが一致した場
合、そのカウント値に基づき上記デュアルポートメモリ
から上記送信ユニットへパラレルデータを読出させる送
信側制御回路と、 上記送信側制御回路でカウントされたカウント値と予め
定めた１サイクルデータ送信数とを比較して、一致した
場合には上記送信ユニットで変換されるパラレルデータ
にビット情報を付加するコンパレータと、 上記受信インターフェイスは、 上記データ伝送線を介した上記送信ユニットからのシリ
アルデータをパラレルデータに変換して受信する受信ユ
ニットと、 上記受信ユニットで受信されたパラレルデータを記憶す
るデュアルポートメモリと、 上記受信ユニットによるパラレルデータの受信タイミン
グに応じてカウントアップし、かつ、受信したパラレル
データに上記ビット情報が付加されている場合にはその
カウント値をリセットして、そのカウント値に基づき上
記デュアルポートメモリにパラレルデータを記憶させる
と共に、上記デュアルポートメモリから受信側処理回路
のバス上へのパラレルデータの読出しを制御する受信側
制御回路とを具備する、 ことを特徴とする通信インターフェイス装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61200967A JPH0744567B2 (ja) | 1986-08-27 | 1986-08-27 | 通信インタ−フエイス装置 |
| US07/089,064 US5019964A (en) | 1986-08-27 | 1987-08-25 | Device for interfacing data communications |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61200967A JPH0744567B2 (ja) | 1986-08-27 | 1986-08-27 | 通信インタ−フエイス装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6359042A JPS6359042A (ja) | 1988-03-14 |
| JPH0744567B2 true JPH0744567B2 (ja) | 1995-05-15 |
Family
ID=16433294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61200967A Expired - Lifetime JPH0744567B2 (ja) | 1986-08-27 | 1986-08-27 | 通信インタ−フエイス装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5019964A (ja) |
| JP (1) | JPH0744567B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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