JPH02181248A - Ｄｍａシステム - Google Patents
ＤｍａシステムInfo
- Publication number
- JPH02181248A JPH02181248A JP64000488A JP48889A JPH02181248A JP H02181248 A JPH02181248 A JP H02181248A JP 64000488 A JP64000488 A JP 64000488A JP 48889 A JP48889 A JP 48889A JP H02181248 A JPH02181248 A JP H02181248A
- Authority
- JP
- Japan
- Prior art keywords
- register
- pointer
- frame
- dma
- error
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 102100032231 Caveolae-associated protein 2 Human genes 0.000 abstract 1
- 101000869050 Homo sapiens Caveolae-associated protein 2 Proteins 0.000 abstract 1
- UEEJHVSXFDXPFK-UHFFFAOYSA-N N-dimethylaminoethanol Chemical compound CN(C)CCO UEEJHVSXFDXPFK-UHFFFAOYSA-N 0.000 abstract 1
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 abstract 1
- 238000004891 communication Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Computer And Data Communications (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ディスクリブタアクセス方式のＤＭＡ （ダイレクトメ
モリアクセス）システム、たとえば、通信制御における
受信データのＤＭＡ転送を必要とする装置に関し、 ＣＰＵによる受信ステータスのチエツクを行うことなく
、フレームの連続転送を可能にすることを目的とし、 １フレームを受信中は、そのフレームの転送先バッファ
の先頭ポインタを別のレジスタに保持しておき、上記受
信フレームにエラーが発生した場合には、保持されてい
た先頭ポインタにより次の受信フレームを再び同一バッ
ファへ書込むように構成する。
モリアクセス）システム、たとえば、通信制御における
受信データのＤＭＡ転送を必要とする装置に関し、 ＣＰＵによる受信ステータスのチエツクを行うことなく
、フレームの連続転送を可能にすることを目的とし、 １フレームを受信中は、そのフレームの転送先バッファ
の先頭ポインタを別のレジスタに保持しておき、上記受
信フレームにエラーが発生した場合には、保持されてい
た先頭ポインタにより次の受信フレームを再び同一バッ
ファへ書込むように構成する。
本発明はディスクリブタアクセス方式のＤＭＡ（ダイレ
クトメモリアクセス）システム、たとえば、通信制御に
おける受信データのＤＭＡ転送を必要とする装置に関す
る。
クトメモリアクセス）システム、たとえば、通信制御に
おける受信データのＤＭＡ転送を必要とする装置に関す
る。
近年の通信制御装置においては、大量データ転送方法と
して第５図に示すようなフレームと言う単位に分割して
、高速転送が求められてきている。
して第５図に示すようなフレームと言う単位に分割して
、高速転送が求められてきている。
このため、高速データ転送を行う上でＤＭＡＣ（ダイレ
クトメモリアクセスコントローラ）の使用が一般化しつ
つあるが、通信データにエラーがあった場合、受信した
データは通信プロトコル上破棄しなければならず、デー
タバッファであるＲＡＭの効率的使用のためにも転送先
バッファポインタを戻す必要がある。なお、第５図にお
いて、ＦＬＧはフラグ、Ａはアドレス、Ｃはコントロー
ル情報、■はデータ、ＦＣ８はフレームチエツクシーケ
ースである。
クトメモリアクセスコントローラ）の使用が一般化しつ
つあるが、通信データにエラーがあった場合、受信した
データは通信プロトコル上破棄しなければならず、デー
タバッファであるＲＡＭの効率的使用のためにも転送先
バッファポインタを戻す必要がある。なお、第５図にお
いて、ＦＬＧはフラグ、Ａはアドレス、Ｃはコントロー
ル情報、■はデータ、ＦＣ８はフレームチエツクシーケ
ースである。
従来の通信制御装置においては、ＤＭＡ転送後の受信デ
ータエラーチエツクやＤ Ｍ Ａ ＣのＤＭＡ転送先バ
ッファポインタの変更はソフトウェア制御に頼っている
。
ータエラーチエツクやＤ Ｍ Ａ ＣのＤＭＡ転送先バ
ッファポインタの変更はソフトウェア制御に頼っている
。
しかしながら第５図のような受信フレームの連続受信に
よるＤＭＡ転送を必要とする場合、ソフトウェア制御に
よる受信データのエラーチエツク、ＤＭＡＣのＤＭＡ転
送先バッファポインタを変更するには、次のＤＭＡ転送
までに間に合わない。この結果、このような事態を避け
るため、受信データのＤＭＡ転送は受信フレーム毎に受
信ステータスのチエツクをＣＰＵによるソフトウェア制
ｉ卸よりＤＭＡ転送を優先にさせるか、通信相手側装置
が送信フレームの連続転送を行わないようにしなければ
ならないという課題がある。
よるＤＭＡ転送を必要とする場合、ソフトウェア制御に
よる受信データのエラーチエツク、ＤＭＡＣのＤＭＡ転
送先バッファポインタを変更するには、次のＤＭＡ転送
までに間に合わない。この結果、このような事態を避け
るため、受信データのＤＭＡ転送は受信フレーム毎に受
信ステータスのチエツクをＣＰＵによるソフトウェア制
ｉ卸よりＤＭＡ転送を優先にさせるか、通信相手側装置
が送信フレームの連続転送を行わないようにしなければ
ならないという課題がある。
したがって、本発明の目的は、ＣＰＵによる受信ステー
タスのチエツクを行うことなく、フレームの連続転送を
可能にさせることにある。
タスのチエツクを行うことなく、フレームの連続転送を
可能にさせることにある。
上述の課題を解決するための手段は、１フレームを受信
中は、そのフレームの転送先バッファの先頭ポインタを
別のレジスタに保持しておき、上記受信フレームにエラ
ーが発生した場合には、保持されていた先頭ポインタに
より次の受信フレームを再び同一バッファへ書込むよう
にすることである。
中は、そのフレームの転送先バッファの先頭ポインタを
別のレジスタに保持しておき、上記受信フレームにエラ
ーが発生した場合には、保持されていた先頭ポインタに
より次の受信フレームを再び同一バッファへ書込むよう
にすることである。
上述の手段によれば、ＤＭＡＣによる連続フレーム受信
における正常な受信データのみが転送元バッファに転送
される。
における正常な受信データのみが転送元バッファに転送
される。
第１図は本発明に係るＤＭＡシステムの一実施例を示す
ブロック回路図である。
ブロック回路図である。
第１図において、１はＤ ！、Ｉ 八Ｃを内蔵した通信
制御用ＬＳＩであって、受信シリアルデータを入力す６
ＳＩＵ（シリアルインターフェイスユニット）１１、Ｄ
ＭＡＣ１２、及びホストインターフェイス１３を備えて
おり、これらは内部アドレスバスＡｉび内部データバス
Ｄ１により相互に接続されている。
制御用ＬＳＩであって、受信シリアルデータを入力す６
ＳＩＵ（シリアルインターフェイスユニット）１１、Ｄ
ＭＡＣ１２、及びホストインターフェイス１３を備えて
おり、これらは内部アドレスバスＡｉび内部データバス
Ｄ１により相互に接続されている。
２はＤＭＡディスクリブタのテーブル及び受信データバ
ッファを構成するＲＡＭ （ランダムアクセスメモリ）
、３は通信プロトコル制御手続きを書き込んだＲＯＭ
（リードオンリーメモリ）、４はＲＯＭ内容を実行する
ＣＰＵであり、これらはメインアドレスバスＡ２及びメ
インデータバスＤ２によって相互に接続されている。ま
た、メインアドレスバスＡ２及びメインデータバスＤ２
はＬＳｌｌの内部バスＡ１及びＤｌにそのホストインタ
ーフェイス１３によって接続されている。
ッファを構成するＲＡＭ （ランダムアクセスメモリ）
、３は通信プロトコル制御手続きを書き込んだＲＯＭ
（リードオンリーメモリ）、４はＲＯＭ内容を実行する
ＣＰＵであり、これらはメインアドレスバスＡ２及びメ
インデータバスＤ２によって相互に接続されている。ま
た、メインアドレスバスＡ２及びメインデータバスＤ２
はＬＳｌｌの内部バスＡ１及びＤｌにそのホストインタ
ーフェイス１３によって接続されている。
第１図において、受信したシリアルデータは、ＳＩＵ
１１でパラレルに変換された後、ＤＭＡＣＩ２でＲＡＭ
２の受信データバッファにＤＭＡ転送される。
１１でパラレルに変換された後、ＤＭＡＣＩ２でＲＡＭ
２の受信データバッファにＤＭＡ転送される。
第２図は第１図のＤＭＡＣＩ２の詳細回路図である。
第２図において、２１はＲＡＭ ２のディスクリプタテ
ーブルのポインタを格納するディスクリプタポインタレ
ジスタ（ＤＰＲ） である。２２はアドレスコントロー
ル部（ＡＣ）であって、ＲＡＭ ２の受信データバッフ
ァのポインタを格納するアドレスレジスタ（ＡＲ）２２
１及びインクリメンタ２２２を備えている。２３はＤ貼
Ｃ１２の動作を制御するＤＭＡ制御部（ＤＣ）であって
、ＤＭＡ制御レジスタ（ＯＣＲ）２３１を備えている。
ーブルのポインタを格納するディスクリプタポインタレ
ジスタ（ＤＰＲ） である。２２はアドレスコントロー
ル部（ＡＣ）であって、ＲＡＭ ２の受信データバッフ
ァのポインタを格納するアドレスレジスタ（ＡＲ）２２
１及びインクリメンタ２２２を備えている。２３はＤ貼
Ｃ１２の動作を制御するＤＭＡ制御部（ＤＣ）であって
、ＤＭＡ制御レジスタ（ＯＣＲ）２３１を備えている。
２４はＤＭＡ転送時のＤＭＡバッファ制御、ＤＭＡ転送
終了後のＤＰＲ２１及びＤＣ２３を制御するステータス
制御部（ＳＣ）であって、レシーバステータスレジスタ
（ＲＸＳＲ） ２４Ｌオア回路２４２、遅延回路２４３
等を備えている。また、２５はＤＭＡ転送バイト数を制
御するキャラクタカウンタ制ｉｌ１部（ＣＣ）であって
、キャラクタカウンタレジスタ（ＣＣＲ）２５１及びデ
イクリメンタ２５２を備えている。
終了後のＤＰＲ２１及びＤＣ２３を制御するステータス
制御部（ＳＣ）であって、レシーバステータスレジスタ
（ＲＸＳＲ） ２４Ｌオア回路２４２、遅延回路２４３
等を備えている。また、２５はＤＭＡ転送バイト数を制
御するキャラクタカウンタ制ｉｌ１部（ＣＣ）であって
、キャラクタカウンタレジスタ（ＣＣＲ）２５１及びデ
イクリメンタ２５２を備えている。
さらに、２６はＤＰＲ２１の内容をストアするストアデ
ィスクリプタポインタレジスタ （Ｓ［１ＰＲ）２７は
リード／ライトタイミング制御部である。
ィスクリプタポインタレジスタ （Ｓ［１ＰＲ）２７は
リード／ライトタイミング制御部である。
第３図は第１図のＲＡＭ ２上に構成されるＤＭＡディ
スクリブタ及び受信データバッファを示す。
スクリブタ及び受信データバッファを示す。
すなわち、第５図の第１受信フレーム、第２受信フレー
ム、・・・に対して、それぞれ、ＤＭＡディスクリブタ
は、受信データバッファの大きさを示す転送バイト数（
ＣＣＬ、 ｈ） 、受信データバッファの先頭アドレス
（＾ＤＬ、ｍ・ｈ）、ステータスコントロール情報（Ｓ
Ｃ）、次のフレームのＤＭＡディスクリブタのポインタ
（ＮＣＡＬ 、 ｍ 、 ｈ ）を有している。
ム、・・・に対して、それぞれ、ＤＭＡディスクリブタ
は、受信データバッファの大きさを示す転送バイト数（
ＣＣＬ、 ｈ） 、受信データバッファの先頭アドレス
（＾ＤＬ、ｍ・ｈ）、ステータスコントロール情報（Ｓ
Ｃ）、次のフレームのＤＭＡディスクリブタのポインタ
（ＮＣＡＬ 、 ｍ 、 ｈ ）を有している。
第２図、第３図の動作を第４図のフローチャートを参照
して説明する。なお、第４図のフローチャートはＤＭＡ
制御部２３の動作のみを示すものでなく、理解し易くす
るために他の回路の単独動作も含むものである。
して説明する。なお、第４図のフローチャートはＤＭＡ
制御部２３の動作のみを示すものでなく、理解し易くす
るために他の回路の単独動作も含むものである。
第４図の動作はＤＭＡ制御部２３にＤＭＡイネーブル信
号（ＤＭＡＥ）がアサートされることにより開始する。
号（ＤＭＡＥ）がアサートされることにより開始する。
このＤＭＡイネーブル信号（ＤＭＡＥ） は、ＤＭＡ転
送終了信号ＲＸＦＥＮＤがリード／ライトタイミング制
御部２６にアサートされ、ステータス制御部２４のレシ
ーバステータスレジスタ２４１にＳＩＵ受信ステータス
が読み込まれ、この結果、その各受信エラービットによ
りオア回路２４２及び遅延回路２４３を介して発生ずる
。なお、ＤＭＡイネーブル信号の発生の所定期間（遅延
回路２４３によって定まる）前に、ロード信号ＬＤが発
生し、この結果、５ＤＰＲ２６に格納されているＤＭＡ
ディスクリプタポインタがＤＰＲ２１に移行する。
送終了信号ＲＸＦＥＮＤがリード／ライトタイミング制
御部２６にアサートされ、ステータス制御部２４のレシ
ーバステータスレジスタ２４１にＳＩＵ受信ステータス
が読み込まれ、この結果、その各受信エラービットによ
りオア回路２４２及び遅延回路２４３を介して発生ずる
。なお、ＤＭＡイネーブル信号の発生の所定期間（遅延
回路２４３によって定まる）前に、ロード信号ＬＤが発
生し、この結果、５ＤＰＲ２６に格納されているＤＭＡ
ディスクリプタポインタがＤＰＲ２１に移行する。
ステップ４０１では、たとえばＤＰＲ２１のポインタは
第３図の図示上のＤＭＡディスクリプタテーブルを示し
ており、このとき、そのポインタによって示された転送
バイト数ＣＣＬ、ｈをキャラクタカウンタ制御部２５の
レジスタ２５１に格納する。
第３図の図示上のＤＭＡディスクリプタテーブルを示し
ており、このとき、そのポインタによって示された転送
バイト数ＣＣＬ、ｈをキャラクタカウンタ制御部２５の
レジスタ２５１に格納する。
ステップ４０２では、ＤＭＡ制御部２３はＤＰＲ２１の
ポインタ値を＋１インクリメントする。この結果、ステ
ップ４０３にてＤＭＡ制御部２３は受信データバッファ
の先頭アドレスＡＤＬ・ｍ、ｈを読み出してアドレス制
御部２２のアドレスレジスタ（ＡＲ）２２１にセットす
る。
ポインタ値を＋１インクリメントする。この結果、ステ
ップ４０３にてＤＭＡ制御部２３は受信データバッファ
の先頭アドレスＡＤＬ・ｍ、ｈを読み出してアドレス制
御部２２のアドレスレジスタ（ＡＲ）２２１にセットす
る。
ステップ４０４では、Ｄ Ｍ Ａ制御部２３はＤＰＲ２
１のポインタ値をさらに＋１インクリメントする。
１のポインタ値をさらに＋１インクリメントする。
この結果、ステップ４０５にてＤＭＡ制御部２３はステ
ータスコントロール情報を読み出してステータス制御部
２４のレジスタ（ＳＣＲ） （図示せず）にセットする
。
ータスコントロール情報を読み出してステータス制御部
２４のレジスタ（ＳＣＲ） （図示せず）にセットする
。
ステップ４０６では、ＤＭＡ制御部はＤＰＲ２１のポイ
ンタ値をさらに＋１インクリメントする。この結果、ス
テップ４０７にてＳＩＵ受信データをアドレスレジスタ
（ＡＲ）２２１のポインタが示すＲＡＭ ２上の受信
データバッファに書き込み、ステップ４０８゜４０９に
てＤＭＡ制御部２３はアドレスレジスタ（ＡＲ）２２１
の値の＋１インクリメント及びキャラクタカウンタレジ
スタＣＣＲ（２５１）のディクリメントを実行する。ス
テップ４１０では、ＤＭＡ転送終了信号ＲＸＦＥＮＯが
受信されているか否かを判別し、ＤＭＡ転送終了信号Ｒ
ＸＦＥＮ［ｌが受信されていない限り、ステップ４１１
により上述のステップ４０７〜４０９が設定転送バイト
数ＣＣＬ、ｈの数だけ繰り返され、１フレームの受信デ
ータの全部がＲＡＭ ２上の受信データバッファに書き
込まれることになる。
ンタ値をさらに＋１インクリメントする。この結果、ス
テップ４０７にてＳＩＵ受信データをアドレスレジスタ
（ＡＲ）２２１のポインタが示すＲＡＭ ２上の受信
データバッファに書き込み、ステップ４０８゜４０９に
てＤＭＡ制御部２３はアドレスレジスタ（ＡＲ）２２１
の値の＋１インクリメント及びキャラクタカウンタレジ
スタＣＣＲ（２５１）のディクリメントを実行する。ス
テップ４１０では、ＤＭＡ転送終了信号ＲＸＦＥＮＯが
受信されているか否かを判別し、ＤＭＡ転送終了信号Ｒ
ＸＦＥＮ［ｌが受信されていない限り、ステップ４１１
により上述のステップ４０７〜４０９が設定転送バイト
数ＣＣＬ、ｈの数だけ繰り返され、１フレームの受信デ
ータの全部がＲＡＭ ２上の受信データバッファに書き
込まれることになる。
ステップ４１２では、Ｄ Ｍ Ａ制御部２３はＳＩＵス
テータス情報をレシーバステータスレジスタ（ＲＸＳＲ
）２４１にセットし、ステップ４１３にてＣＲＣエラー
チエツク等を行うことによりエラーチエツクし、エラー
ビットがあるか否かを判別する。エラービットがないと
きにはステップ４１４に進み、エラービットがあるとき
にステップ４１５に進む。
テータス情報をレシーバステータスレジスタ（ＲＸＳＲ
）２４１にセットし、ステップ４１３にてＣＲＣエラー
チエツク等を行うことによりエラーチエツクし、エラー
ビットがあるか否かを判別する。エラービットがないと
きにはステップ４１４に進み、エラービットがあるとき
にステップ４１５に進む。
ステップ４１５ては、ステータス制御部２４からのロー
ド信号ＬＤにより受信が終了したフレームに対応する先
頭ポインタが保持されているレジスタ（ＳＤＰＲ） ２
６のポインタ値５ＰＯＲすなわち１つ前のディスクリプ
タポインタテーブルの内容を示すポインタ値５ＤＰＲを
レジスタＤＰＲに移行させる。ステップ４１６にて遅延
処理をしくこれは遅延回路２４３の動作に対応）、ステ
ップ４１８にてＤＭＡＥネーブル信号がアサートされ、
１つ前のディスクリプタポインタテーブルの内容がキャ
ラクタコントロールレジスタ（ＣＣＲ）２５１、アドレ
スレジスタ（ＡＲ）２２、及びステータス制御レジスタ
（ＳＣＲ） に読み込まれ、この結果、次の受信フレー
ムは再び１つ前の受信データバッファに書き込まれるこ
とになる。
ド信号ＬＤにより受信が終了したフレームに対応する先
頭ポインタが保持されているレジスタ（ＳＤＰＲ） ２
６のポインタ値５ＰＯＲすなわち１つ前のディスクリプ
タポインタテーブルの内容を示すポインタ値５ＤＰＲを
レジスタＤＰＲに移行させる。ステップ４１６にて遅延
処理をしくこれは遅延回路２４３の動作に対応）、ステ
ップ４１８にてＤＭＡＥネーブル信号がアサートされ、
１つ前のディスクリプタポインタテーブルの内容がキャ
ラクタコントロールレジスタ（ＣＣＲ）２５１、アドレ
スレジスタ（ＡＲ）２２、及びステータス制御レジスタ
（ＳＣＲ） に読み込まれ、この結果、次の受信フレー
ムは再び１つ前の受信データバッファに書き込まれるこ
とになる。
他方、ステップ４１３にてエラービットがない場合には
、ステップ４１４に進み、ディスクリブタチェーンがあ
るか否か、すなわち、次のフレームのポインタ値ＮＣＡ
Ｌ、 ｍ＋ ｎがあるか否かを判別する。
、ステップ４１４に進み、ディスクリブタチェーンがあ
るか否か、すなわち、次のフレームのポインタ値ＮＣＡ
Ｌ、 ｍ＋ ｎがあるか否かを判別する。
ディスクリブタチェーンがある場合には、ステップ４１
７に進み、２つのレジスタ２１．２６に同一のポインタ
値ＮＣＡＬ １ｍ 、ｈを書込み、ステップ４１８にて
ＤＭＡイネーブル信号がアサートされる。すなわち、次
のディスクリプタポインタテーブルの内容がキャラクタ
コントロールレジスタ（ＣＣＲ）２５１、アドレスレジ
スタ（ＡＲ）２２、及びステータス制御レジスタ（ＳＣ
Ｒ） に読み込まれ、この結果、次の受信フレームは
再び次の受信データバッファに書き込まれることになる
。
７に進み、２つのレジスタ２１．２６に同一のポインタ
値ＮＣＡＬ １ｍ 、ｈを書込み、ステップ４１８にて
ＤＭＡイネーブル信号がアサートされる。すなわち、次
のディスクリプタポインタテーブルの内容がキャラクタ
コントロールレジスタ（ＣＣＲ）２５１、アドレスレジ
スタ（ＡＲ）２２、及びステータス制御レジスタ（ＳＣ
Ｒ） に読み込まれ、この結果、次の受信フレームは
再び次の受信データバッファに書き込まれることになる
。
また、ステップ４１４にてディスクリプチェーンがない
ときには、ステップ４１９に進み、すべてのＤＭＡ転送
が終了する。
ときには、ステップ４１９に進み、すべてのＤＭＡ転送
が終了する。
以上説明したように本発明によれば、ＬＳＩによる高速
動作で実現されるので、連続フレームの高速受信動作が
可能となる。また、受信データのエラーチエツク、破棄
はＬＳＩ自身が行うので、受信データを処理するソフト
ウェア制御が容易になる。さらに、エラーを含む受信デ
ータは次に受信されたエラーのないデータに重ね書きさ
れるので、エラーを含む受信データを破棄したことにな
り、受信データバッファであるＲＡＭの効率よい使用が
できる。
動作で実現されるので、連続フレームの高速受信動作が
可能となる。また、受信データのエラーチエツク、破棄
はＬＳＩ自身が行うので、受信データを処理するソフト
ウェア制御が容易になる。さらに、エラーを含む受信デ
ータは次に受信されたエラーのないデータに重ね書きさ
れるので、エラーを含む受信データを破棄したことにな
り、受信データバッファであるＲＡＭの効率よい使用が
できる。
第１図は本発明に係るＤＭＡシステムの一実施例を示す
ブロック回路図、 第２図は第１図のＤＭＡＣの詳細回路図、第３図は第１
図のＲＡＭ上に構成されるＤＭＡディスクリプク及び受
信データバッファを示す図、第４図は第２図、第３図の
回路動作を説明するフローチャート、 第５図はフレームの連続受信フォーマットを示ず図であ
る。 １・・・ＬＳＩ、 １１・・・シリアルインターフェイスユニット（ＳＩＵ
）１２ ・・・Ｄ）、１八Ｃ１ ２１・・・ディスクリプタポインタレジスタ（ＤＰＲ）
、２２・・・アドレス制御部（ＡＣ）、 ２３・・・ＤＭＡ制御部（ＤＣ）、 ２４・・・ステータス制御部（ＳＣ）、２５・・・キャ
ラクタ制御部（ＣＣ）、２６・・・ストアディスクリプ
タポインタレジスタ（ＳＤＰＲ）。
ブロック回路図、 第２図は第１図のＤＭＡＣの詳細回路図、第３図は第１
図のＲＡＭ上に構成されるＤＭＡディスクリプク及び受
信データバッファを示す図、第４図は第２図、第３図の
回路動作を説明するフローチャート、 第５図はフレームの連続受信フォーマットを示ず図であ
る。 １・・・ＬＳＩ、 １１・・・シリアルインターフェイスユニット（ＳＩＵ
）１２ ・・・Ｄ）、１八Ｃ１ ２１・・・ディスクリプタポインタレジスタ（ＤＰＲ）
、２２・・・アドレス制御部（ＡＣ）、 ２３・・・ＤＭＡ制御部（ＤＣ）、 ２４・・・ステータス制御部（ＳＣ）、２５・・・キャ
ラクタ制御部（ＣＣ）、２６・・・ストアディスクリプ
タポインタレジスタ（ＳＤＰＲ）。
Claims (1)
- 【特許請求の範囲】 １、フレーム単位で受信データをポインタ（ＤＯＲ）で
指定されたディスクリプタテーブルの内容にもとづいて
バッファに転送するＤＭＡシステムにおいて、 受信フレームに対応するディスクリプタテーブルの先頭
ポインタ（ＤＯＲ）を格納し、順次インクレメントされ
るディスクリプタポインタレジスタ（ＤＯＲ）と、 前記受信フレームに対応するディスクリプタテーブルの
先頭ディスクリプタポインタ（ＳＤＰＲ）を格納するス
トアディスクリプタポインタレジスタ（ＳＰＤＲ）と、 前記受信フレームのエラーを検出するステータスコント
ロール部（２４）と、 該ステータスコントロール回路により前記受信フレーム
にエラーが検出されたときに、前記ストアディスクリプ
タポインタレジスタに格納された該受信フレームの先頭
ポインタ（ＳＤＰＲ）を前記ディスクリプタポインタレ
ジスタに格納し、次の受信フレームを前記ディスクリプ
タテーブルの同一内容にもとづいて前記バッファに転送
するようにする手段と を具備するＤＭＡシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP64000488A JPH02181248A (ja) | 1989-01-06 | 1989-01-06 | Ｄｍａシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP64000488A JPH02181248A (ja) | 1989-01-06 | 1989-01-06 | Ｄｍａシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02181248A true JPH02181248A (ja) | 1990-07-16 |
Family
ID=11475152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP64000488A Pending JPH02181248A (ja) | 1989-01-06 | 1989-01-06 | Ｄｍａシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02181248A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6105160A (en) * | 1996-12-24 | 2000-08-15 | Nec Corporation | Packet error detecting device in a DMA transfer |
| US7817572B2 (en) | 2006-03-02 | 2010-10-19 | Nec Corporation | Communications apparatus and communication method |
| US8996913B2 (en) | 2010-07-27 | 2015-03-31 | Panasonic Intellectual Property Management Co., Ltd. | Data transfer control device and data transfer control method |
-
1989
- 1989-01-06 JP JP64000488A patent/JPH02181248A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6105160A (en) * | 1996-12-24 | 2000-08-15 | Nec Corporation | Packet error detecting device in a DMA transfer |
| US7817572B2 (en) | 2006-03-02 | 2010-10-19 | Nec Corporation | Communications apparatus and communication method |
| US8996913B2 (en) | 2010-07-27 | 2015-03-31 | Panasonic Intellectual Property Management Co., Ltd. | Data transfer control device and data transfer control method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6526446B1 (en) | Hardware only transmission control protocol segmentation for a high performance network interface card | |
| JP2584957B2 (ja) | ホスト指示結合式の装置 | |
| JPH05250305A (ja) | データ転送制御方式 | |
| EP2097828A2 (en) | Dmac to handle transfers of unknown lengths | |
| CA2060820C (en) | Direct memory access for data transfer within an i/o device | |
| JPH02181248A (ja) | Ｄｍａシステム | |
| US6718405B2 (en) | Hardware chain pull | |
| JPS6359042A (ja) | 通信インタ−フエイス装置 | |
| JPH06274462A (ja) | 共有メモリの非同期書込み方式 | |
| JP3887059B2 (ja) | データ書き込み方法、データ読み出し方法、及びメモリ回路 | |
| JP2823625B2 (ja) | データ処理装置 | |
| JPS63228856A (ja) | 通信制御装置 | |
| JPS63228855A (ja) | 通信制御装置 | |
| JP2003150534A (ja) | チェインブロック転送方法及び通信制御装置 | |
| JPS63187943A (ja) | 通信制御装置 | |
| JPH06224918A (ja) | Ｌａｎ間接続装置 | |
| JPH03198452A (ja) | 受信バッファ格納による回線制御方式 | |
| JPS63155346A (ja) | Ｒａｍチエツク方式 | |
| WO2000014929A1 (fr) | Dispositif et systeme de communication en temps reel | |
| KR900007548Y1 (ko) | 셀프 클럭레이트 에어보정 및 회복회로 | |
| JPH084278B2 (ja) | シリアル通信機能を備えたマイクロコンピュータシステム | |
| JPH0432922A (ja) | インタフェース制御回路 | |
| JPH0355642A (ja) | メモリー制御方式 | |
| JPH09114771A (ja) | ダイレクトメモリアクセス装置 | |
| JPS6379439A (ja) | シリアル通信装置 |