JPS6379439A - シリアル通信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、通信制御技術さらにはマイクロプロセッサ
間のシリアル通信に適用して特に有効な技術に関し、例
えば送信データ及び受信データをファーストイン・ファ
ーストアウト方式のメモリ（以下、ＦＩＦＯと称する）
とランダムアクセス方式のメモリとの間で転送させるＤ
ＭＡ　（ダイレクト・メモリ・アクセス）コントローラ
を有するシステムに利用して有効な技術に関する。

［従来の技術］ 従来、マイクロプロセッサ間でシリアル通信を行なえる
ようにするため、日本電気［株コ製μＰＤ７２０１Ａの
ような通信用ＬＳＩが提供されている。第４図には、こ
の通信用ＬＳＩμＰＤ７２０１Ａを使ったシステムの一
例が示されている。

すなわち、マイクロプロセッサＣＰＵに、システムバス
ＢＵＳを介して、メモリＭＥＭとともにＤＭＡコン、ト
ローラＤＭＡＣ及びシリアル通信ＬＳＩ　　ＳＩＯが接
続されている。

このシステムでは、マイクロプロセッサＣＰＵが図示し
ない他のマイクロプロセッサに対して送信したいデータ
がある場合、マイクロプロセッサＣＰＵからＤＭＡコン
トローラＤ　Ｍ　Ａ　Ｃに対し転送開始コマンドを送る
。すると、ＤＭＡコントロー　ラＤ　Ｍ　Ａ　Ｃが、通
信用ＬＳｉＳｉＯからの転送要求信号に対しシステムバ
スＢＵＳ上にアドレスを出力して、メモリＭＥＭ内の所
望の送信データを読み出して通信用ＬＳＩ　　ＳＩＯに
供給する。

通信用ＬＳＩ　　ＳＩＯに供給された送信データは一旦
内部のＦＩＦＯに格納されてから、シリアルデータに変
換されて出力される。

一方、外部から通信用ＬＳＩ　　ＳＩＯに受信データが
入ってくると、１バイトごとにパラレルデータに変換さ
れて受信用のＦＩＦＯに格納される。

マイクロプロセッサＣＰＵからＤＭＡコントローラＤＭ
ＡＣに転送開始コマンドが送られ、ＤＭＡコントローラ
ＤＭＡＣが通信用ＬＳｉ　　ＳｉＯの転送要求信号に対
しＦＩＦＯ内の受信データをメモリＭＥＭに転送する。

その後、マイクロプロセッサＣＰＵがメモリＭＥＭをア
クセスに行くことにより、受信データを得ることができ
るようにされている（日本電気［株］が１９８４年に発
行したｒＮＥＣ電子デバイスμＰＤ７２０１Ａユーザー
ズマニュアル］参照）。

［発明が解決しようとする問題点］ 上記通信用ＬＳＩμＰＤ７２０１Ａでは、受信したフレ
ームの開始フラグと終了フラグ間が所定ビット（３２ビ
ツト）未満か否か、あるいは受信したデータがオーバラ
ンになっているか否か等、受信データの状態を示すエラ
ーステータス情報をフレームごとに形成している。とこ
ろが、このエラーステータス情報は、汎用のＤＭＡコン
トローラによってはメモリへ転送することができないた
め、マイクロプロセッサがこれを知りたい場合には、１
フレームのデータの受信終了ごとに通信用ＬＳＩ内のエ
ラーステータス情報を読みに行かなければならない。そ
のため、１フレームごとにＤＭＡコントローラとマイク
ロプロセッサとの切換えが必要となって、オーバヘッド
時間が長くなるという問題点があった。

この発明の目的は、マイクロプロセッサシステムにおい
て、データを受信する際のオーバヘッドを小さくして、
通信効率を向上させることにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［問題点を序決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、受信データの１フレームごとにエラーステー
タス情報の論理和をとったフレーム・ステータスを入れ
るステータス・レジスタを設け。

フレーム最終データ読出し時にフレーム・ステータスを
ステータス・レジスタに退避させると共に、フレーム終
了信号を出力させるようにするものである。

［作用］ 上記した手段によれば、１フレームの受信データの受信
状態を示すフレーム・ステータス情報を、フレームごと
にマイクロプロセッサが読みに行く必要をなくして、デ
ータを受信する際のオーバヘッドを小さくし、通信効率
を向上させるという上記目的を達成することができる。

［実施例］ 第１図には、本発明をシリアル通信要ＬＳＩに適用した
場合の一実施例が示されている。

この実施例の通信用ＬＳＩは、送信部と受信部とにより
構成されており、送信部及び受信部はそれぞれ同じよう
なアーキテクチャによって構成されている。図面にはこ
のうち、受信部ｐＭＲ成を示す。

すなわち、受信部は、受信したシリアルデータをシフト
してパラレルデータに変換する受信用シフトレジスタ１
、受信データの入るｎ段の構成のデータＦＩＦＯ２，こ
のデータＦＩＦＯ２の各段に対応して内部の受信データ
の状態を示すエラーステータスがそれぞれ入るステータ
スＦＩＦＯ３、それらのＦＩＦＯを構成する各レジスタ
間のデータの転送タイミング等の制御を行なう制御部４
、外部データバス１ｏとの間のインタフェースを行なう
インタフェース回路５．受信データのビット数や受信し
たデータの数を計数するための加算器６等によって構成
されている。

上記制御部４は、特に制限されないが、制御シーケンス
を実現するマイクロプログラムが格納されたマイクロＲ
ＯＭ　（リード・オンリー・メモリ）によって構成され
ている。

受信用シフトレジスタ１によってパラレルデータに変換
された受信データは、データＦＩＦ○２に取り込まれ、
１段目からｎ段目に向かって次々と転送されて行く。こ
のデータＦＩＦＯ２内の各受信データに対応して、その
受信データの状態を示すため例えば８ビツトからなるエ
ラーステータスを生成するデータチェック回路７が設け
られている。そして、このデータチェック回路７により
生成されたエラーステータスは、ステータスＦＩＦＯ３
に取り込まれ、上記データＦＩＦＯ２内の対応する受信
データの転送と同期してステータスＰＩＦＯ３の１段目
からｎ段目に向がって次々と転送されていくようにされ
ている。

ｎ段目に転送されたエラーステータスは、それまでにｎ
段目に入っていたエラーステータスとの論理和がとられ
、それがｎ段目に保持されるようにされている。従って
、１フレームのデータの受信が終了し、データＦ　Ｉ　
ＦＯＺ内のデータがインターフェース回路５を介してデ
ータバス１０上に次々と出力され、最後の受信データが
データＦＩＦＯ２のｎ段目に転送された時点では、ステ
ータスＦＩＦＯ３のｎ段目には、１フレームの全受信デ
ータに関するエラーステータスの論理和（以下、フレー
ム・ステータス情報と称する）が入っていることになる
。

そこで、マイクロプロセッサがこのフレーム・ステータ
ス情報を見ることによって、１フレームのデータが正常
に転送されたものであるが否が知ることができる。とこ
ろが、上述のごとくステータスＦＩＦＯ３がデータＦＩ
Ｆ○２と同じ段数（ｎ）のレジスタで構成されかつ同時
に動作させるようにされていると、受信データとステー
タスを同時に外部のデータバス１０上にのせてやること
ができないため、データＦＩＦＯ２内の最後の受信デー
タを取り出したとき、ステータスＦＩＦ０２のｎ段目に
入っているフレーム・ステータス情報が失われてしまう
ことになる。

そこで、この実施例の通信用ＬＳＩでは、ステータスＦ
−ＩＦＯ３の出力端子側にレジスタを１つ設け、データ
ＦＩＦＯ２内のフレーム最終データを取りだすときに、
ステータス情報Ｆｏ３のｎ段目のステータスをこのステ
ータス・レジスタ８に転送するとともに、フレーム終了
信号を外部へ出力するようになっている。

従来の通信用ＬＳＩ（例えばｕＰＤ７２０１Ａ）では、
そのようなステータス・レジスタが設けられていなかっ
たため、フレーム最終データを取り出すときには、ステ
ータスＦＩＦＯ３の転送動作を中断させるとともに、デ
ータＦＩＦＯ２ではｎ段目のみ動作させ、１段目からｎ
−１段目までは動作させないようにして、ｎ段目から受
信データを取り出した後そこを空の状態にし、それがら
ステータスＦＩＦＯのｎ段目のフレーム・ステータス情
報を読み出すようにされていた。そのため、ＦＩＦＯの
制御シーケンスがかなり複雑になるという問題点があっ
た。

しかるに、上記実施例ではステータスＦＩＦＯ２の出力
側に一段余分にレジスタを設けてフレーム最終データ読
出し時にフレーム・ステータスを退避させるようにして
いるので、フレームの切れ目でＦＩＦＯ２及び３を停止
させたすせずに単純に動かしてやることができる。その
ため、ＦＩＦＯの制御シーケンスが簡単になり、マイク
ロプログラムの負担も小さくなる。

しかも、このステータス・レジスタ８内のフレーム・ス
テータス情報は、次のフレームの最終データがバス上に
出力されるときまで保持されるので、マイクロプロセッ
サはいつでも（例えばバスの空いている期間に）フレー
ム・ステータス情報を読みに行くことができ、フレーム
の切れ目の短い時間中にフレーム・ステータス情報を読
みに行く必要がない。その結果、オーバヘッドが小さく
なり通信効率が向上されるようになる。

さらに、第２図に示すように、上記実施例のごくと構成
されたシリアル通信ユニットＳＩＯを、マイクロプロセ
ッサＣＰＵ及びとともに同一チップ上に形成する。そし
て、ＤＭＡコン！−ローラＤＭＡＣによって通信ユニッ
トＳＩＯのデータＦＩＦＯ内の受信データをメモリＭＥ
Ｍに転送させると共に、フレームの終了時にはフレーム
最終データに続いてステータス・レジスタ８内のフレー
ム・ステータス情報をもメモリＭＥＭへ転送できるよう
にＤＭＡコントローラＤＭＡＣを構成してやる。

これによって、マイクロプロセッサがフレーム終了ごと
にいちいち通信ユニットＳＩＯ内のフレーム・ステータ
ス情報を読みに行かなくて済むようになる。その結果、
フレームごとのマイクロプロセッサとＤＭＡコントロー
ラとの切換えが不要になって、さらにシリアル通信の際
のオーバヘッドが小さくなる。

また、通信ユニットＳＩＯを上記実施例のごとく構成す
ることにより、ＤＭＡコントローラによる受イ８データ
とフレーム・ステータス情報の転送が容易になるる 第３図には、上記ステータスＦＩＦＯ３やステータス・
レジスタ８に保持されるステータス情報のビット構成の
一例が示されている。

すなわち、ステータス情報の第７ビツトには受信フレー
ムの最終データが入ってきたときに“１”にされる受信
終了ビットＲＯＭが、第６ビツトには受信フレームの先
頭フラグと終了フラグとの間のビットが所定ビット（３
２ビツト）未満か否か示すビット５ＨＲＴが、第Ｓビッ
トには発信側が途中でデータの送信を中止したことを示
すアボート終了ビットＡＢＴが、第４ビツトにはフレー
ム中の実質的なデータフィールドが８ビツトの整数倍に
なっているか否か示すビットＲＢＩＴが、第３ビツトに
はデータＦＩＦＯが受信データで一杯になり、重ね書き
されたか否か示す受信オーバランビット○ＶＲＮが、そ
して第２ビツトにはフレーム中に含まれているチェック
コードが正しく送られているか否か示すＣＲＣエラービ
ットＣＲＣＥがそれぞれ割り当てられている。なお、第
１ビツトと第０ビツトは開放されており、ここには必要
に応じてその他のエラー情報を追加することができる。

上記実施例の通信用ＬＳＩもしくは通信ユニットでは、
第３図のごときステータス情報が各受信データごとに生
成され、１フレーム分について全受信データに関するス
テータス情報の論理和をとることによって、フレームご
とに受信が正常に行なわれたか否か示すようになってい
る。従って。

このようなフレーム・ステータス情報がＤＭＡコントロ
ーラによってフレーム最終データに続いてメモリに転送
されていると、マイクロプロセッサはこのフレーム・ス
テータス情報をチェックすることでどの受信フレームに
エラーがあるか知ることができる。また、上記ステータ
ス情報のうち受信終了ビットＥＯＭを用いて、ここがＩ
ｔ　１　′１にされている受信データがステータスＦＩ
Ｆ○３の最終段に入ったならば、対応する受信データが
データＦ工ＦＯ２から読み出されたときにステータスＦ
　Ｉ　ＦＯ３の最終段のステータスをステータス・レジ
スタ８に転送させるように、ハードウェアを構成するこ
とができる。

以上説明したように上記実施例は、受信データの１フレ
ームごとにエラーステータス情報の論理和をとったフレ
ーム・ステータスを入れるステータス・レジスタを設け
、フレーム最終データ読出し時にフレーム・ステータス
をステータス・レジスタに退避させると共に、フレーム
終了信号を出力させるようにしたので、１フレームの受
信データの受信状態を示すフレーム・ステータス情報を
、フレームごとにマイクロプロセッサが読みに行く必要
がないという作用により、データを受信する際のオーバ
ヘッドが小さくなって、通信効率が向上されるという効
果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
、データＰＩＦＯと同じ段数のステータスＦＩＦ○の他
にフレーム最終データまでのステータスの論理和をとっ
た。フレーム・ステータス情報を退避させるステータス
・レジスタを設けているが、ステータス・レジスタを設
ける代わりに、ステータスＦＩＦＯをデータＦＩＦＯの
段数ｎよりも−っ多いｎ＋１段に構成するようにしても
よい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である通信用ＬＳＩに適用
したものについて説明したが、この発明はそれに限定さ
れず、マイクロプロセッサや各種コントロールＬＳＩそ
の他ＦＩＦ○有するデータ処理装置一般に利用すること
ができる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、マイクロプロセッサシステムにおいてデータ
を受信する際のオーバヘッドを小さくして１通信効率を
向上させることができる。

【図面の簡単な説明】

第１図は、本発明をシリアル通信用ＬＳＩに適用した場
合の受信部の構成の一実施例を示すブロック図、 第２図は、マイクロプロセッサとＤＭＡコントローラと
シリアル通信ユニットを一体化したプロセッサＬＳＩの
構成例を示すブロック図、第３図は、各受信データの状
態を示すエラーステータスもしくはステータス・レジス
タのビット構成例を示す説明図、 第４図は、従来の通信用ＬＳＩを用いたマイクロプロセ
ッサシステムの構成例を示すブロック図である。 １・・・・シリアル／パラレル変換回路（受信用シフト
レジスタ）、２・・・・データＦＩＦＯ１３・・・・ス
テータスＦＩＦ○、４・・・・制御部（マイクロＲＯＭ
）、８・・・・ステータス・レジスタ、ＣＰＵ・・・・
マイクロプロセッサ、ＤＭＡＣ・・・・ＤＭＡコントロ
ーラ、ＳＩＯ・・・・シリアル通信ＬＳＩ、シリアル通
信ユニット、ＭＥＭ・・・・メモリ。 第　　２　　図 第　　３　　図 第　　４　　図

Claims (1)

1. 【特許請求の範囲】 １、外部より送られてくるシリアルデータをパラレルデ
   ータに変換するシリアル／パラレル変換回路と、パラレ
   ルデータに変換された受信データをファーストイン・フ
   ァーストアウト方式で記憶するデータ記憶部と、該デー
   タ記憶部内の各受信データに対応してその受信状態を示
   すステータス情報が入るステータス記憶部と、１フレー
   ムの最終受信データが上記データ記憶部より読み出され
   るときに１フレーム全体に関するステータス情報が転送
   されるステータス・レジスタとを備えてなることを特徴
   とするシリアル通信装置。 ２、上記ステータス・レジスタ内のステータス情報は、
   上記データ記憶部内の１フレームの受信データの読出し
   に続いて読み出されるようにされてなることを特徴とす
   る特許請求の範囲第１項記載のシリアル通信装置。