JPS63294146A - 通信制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、通信制御技術さらにはマイクロプロセッサ
間のシリアル通信に適用して特に有効な技術に関し、例
えばモデム（ＭＯＤＥＭ）を用いたシリアル通信システ
ムにおいて、受信データのＣＲＣ（巡回符号検査）の計
算を行なう計算器を有するシリアル通信装置に利用して
有効な技術に関する。

［従来の技術］ 従来、マイクロプロセッサ間でシリアル通信を行なえる
ようにするため、日本電気［株］製μＰＤ７２００１の
ような通信用丁、、　Ｓ　Ｉが提供されている。第４図
には、この通信用ＬＳＩμＰＤ７２００１を使ったシス
テムの一例が示されている。

すなわち、マイクロプロセッサＣＰＵに、システムバス
ＢＵＳを介して、メモリＭＥＭとともにＤＭＡコントス
トラＤＭＡＣおよびシリアル通信ＬＳＩ　　ＳＩＯが接
続されている。シリアル通信ＬＳＩ　　ＳＩＯと通信回
線との間には送受信データの変調、復調を行なったり、
受信データからタロツクを形成したりするモデムＭＯＤ
ＥＭが設けられている。

また、上記通信用ＬＳＩμＰＤ７２００１には、受信デ
ータのＣＲＣ計算を行なう計算器が設けられており、受
信データ最後のＣＲＣコードは、モデムＭＯＤＥＭから
供給されるクロックによって通信用ＬＳＩ内のシフトレ
ジスタからＣＲＣ計算器に転送されるようにされる。そ
して、受信ＣＲＣ計算は受信データの最後にあるＣＲＣ
コードを受信した後１６ビツト時間後に完了するとなっ
ていた。（日本電気［株コが］−９８６年に発行した「
μＰＤ７２００］ユーザーズ・マニュアル」第１６１頁
〜第］６５頁参照）。

［発明が解決しようとする問題点］ 」−記システムでは、ＣＲＣ計算を完了させるためには
、ＣＲＣコー１くの後にダミーデータを２バイト入れる
等を行ない、ＣＲＣコード受信後１６ビツト時間受信ク
ロックを入れ続ける必要があった。

しかるに、通常のモデムではＣＲＣコード受信終了後、
すなわち受信データの最終ビットを受信し終わるとすぐ
に、受信データに付随した受信クロックも停止させる方
式が多い。そのため、このようなモデムを用いて受信Ｃ
ＲＣ計算を行なおうとする場合には、データの送信側に
おいてＣＲＣコードの次に受信データとは関係のないダ
ミーデータを２パイ１〜付加しなければならない。その
結果、送信側の負担が大きくなってしまう。

また、送信側がダミーのデータを付加して来ない場合に
は、マイクロプロセッサが受信ＣＲＣ計算処理をソフト
ウェアにより行なうようにすることもできるが、それで
はソフトウェアの負担が大きくなるとともに、データの
一バイト受信ごとにＣＲＣ計算を行なわなければならな
いので、受信の際のオーバヘッドが大きくなるという問
題点があった。

本発明の目的は、マイクロプロセッサ間の通信−３＝ システムにおいて、送信側のシステムの負担や受信側の
ラフ１〜ウエアの負担を増大させることなく、データを
受信する際のオーバヘッドを小さくして、通信効率を向
上させることにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、シリアル通信装置にＣＲＣ計算器を設けると
共に、このＣＲＣ計算器を受信側のマイクロプロセッサ
システムのシステムクロックによって動作させるように
するものである。

［作用］ 上記した手段によれば、受信したＣＲＣコードをモデム
から供給される受信クロックによってＣＲＣ計算器にシ
フトする必要がなくなるので、受信クロック切れによる
Ｃ　ＲＣ計算の中断を防止できるとともに、送信側にお
いてＣＲＣコードの後にダミーのデータを入れたり、受
信側のマイクロプロセッサがソフトウェアでＣＲＣの計
算を行なう必要がなくなって、データを受信する際のオ
ーバヘットを小さくして、通信効率を向上させるという
上記目的を達成することができる。

［実施例］ 以下、本発明の一実施例を第１図を用いて説明する。

この実施例は、本発明を通信用ＬＳＩに適用した場合で
ある。この通信用ＬＳＩＩＩは、送信部と受信部とから
構成されており、第１図には、このうち受信部の構成を
示している。

すなわち、受信部は、受信したシリアルデータを、モデ
ム等外部から供給される受信クロックに従いシフトさせ
、８ビツトごとにパラレルデータに変換する受信用シフ
トレジスタ１、変換された受信データの入るｎ段（ｎは
整数）の受信データＦＩＦ○２、ＣＲＣ計算を行なうか
行なわないかの判断のための時間を作る遅延レジスタ３
、受信データをＣＲＣｉｉ算器にシフ１−シてやるため
のＣＲＣシフ１〜レジスタ４、受信ＣＲＣ計算を行なう
ためのＣＲＣ計算器５、受信部全体の制御を行なう制御
部６、外部データバス８との間のインタフェースを行な
うインタフェース回路７、ＬＳＩ内の各部に供給される
システムクロックを発生するシステムクロック発生回路
９等によって構成されている。

そして、この実施例では、上記ＣＲＣシフトレジスタ４
からＣＲＣ計算器５への受信データのシフトが、受信ク
ロックＣＬでなくシステムクロック発生回路９から供給
されるシステムクロックＣＬＳに同期して行なわれるよ
うにされている。

さらに、この実施例の通信用ＬＳＩは、バイト同期式や
ＨＤＬＣ（ハイレベル・データ・リンク・コントロール
）等複数の通信プロ１−フルに従った送受信動作を行な
えるようにされている。

ＨＤ　Ｔ、　Ｃ等のプロトフルに従った受信の際には、
受信データはデータＦＩＦ○２に次々と転送されて貯え
られるとともに、遅延レジスタ３を介さずに直接受信シ
フトレジスタ１から（、ＲＣシフ１〜レジスタ４に転送
され、常時ＣＲＣ計算が実行される。

一方、バイト同期式プロトコルに従った受信の際には、
第３図に示す通信データフォーマット内のテキスト領域
ＴＸＴに入っている制御パターンについてはＣＲＣ計算
を行なわない。

従って、その場合には、上記受信用シフトレジスタ１に
よってパラレルデータに変換された受信データは、受信
データＦＩＦ○２およびインタフェース回路７を通して
直ちにデータバス８上へ転送される。これとともに、受
信用シフトレジスタ１に取り込まれた受信データは、同
時に受信用シフトレジスタ１から遅延レジスタ３へも転
送される。そして、次の受信データが受信シフトレジス
タ１から遅延レジスタ３へ転送されるまでの間に、マイ
クロプロセッサ１０は、データバス８」二の受信データ
を取り込み、当該データを受信ＣＲＣ計算に含めるかど
うかの判断を行ない、通信用ＬＳＩにデータバス８を介
して指示を与える。

従って、この場合、データＦＩＦ○２は、ＦＩＦＯとし
て動作せず、取り込んだデータを直ちにインタフェース
回路５を介して外部データバス８上に出力する。

そして、マイクロプロセッサ１０が受信ＣＲＣ計算を行
なうと判断した場合は、遅延レジスタ３からＣＲＣシフ
トレジスタ４へ受信データが転送され、さらにＣＲＣ計
算器５に対してシフ１−され、ＣＲＣ計算が実行される
。一方、受信ＣＲＣ計算を行なわないと判断した場合は
、遅延レジスタ３からＣＲＣシフトレジスタ４への転送
は行なわれない。

本実施例によれば、受信ＣＲＣ計算を行なうためのＣＲ
Ｃシフトレジスタ４およびＣＲＣ計算器５が、システム
クロック発生回路９より発生されるシステムクロックに
よって動作するようにされている。これにより、データ
受信終了時に受信クロックが切れた場合、すなわちシフ
トレジスタ１へデータが入りきった状態で受信クロック
が切れた場合でも、システムクロックを用いて、遅延レ
ジスタ３およびＣＲＣシフトレジスタ４を介してＣＲＣ
計算器５に受信データを供給して、受信ＣＲＣ計算を行
なうことができる。

つまり、従来の通信用ＬＳＩ（例えばμＰＤ７２００１
）では、ＣＲＣ計算器５を受信クロックで動作させるた
め、シフ１〜レジスタ１ヘデータが入りきった状態で受
信クロックが切れた場合、シフトレジスタ１に入ってい
る受信データに対するＣＲＣ計算が行なえなくなったが
、上記実施例では、システムクロックを用いてＣＲＣ計
算を行なう方法を採用したため、ＣＲＣ計算が中断され
ることがない。

なお、」１記実施例ではシステムクロックを発生するク
ロック発生回路が通信用ＬＳ　Ｉに内蔵されているが、
このシステムクロックはマイクロプロセッサと共通のク
ロックを用い、ＬＳＩ外部から供給するように構成して
もよい。

第２図は、上記実施例のごとく構成されたシリアル通信
ユニット１１を、マイクロプロセッサ１０、ＤＭＡコン
トローラ１２とともに、同一チップ」二に形成したもの
である。この場合には、受信ＣＲＣ計算を行なうための
システムクロックとして、システムクロック発生回路か
らマイクロプロセッサに供給されるシステムクロックを
、シリアル通信ユニットに対しても供給し、そのクロッ
クでＣＲＣシフ１−レジスタおよびＣＲＣ計算器を動作
させるようにすることで、受信クロック切れによるＣＲ
Ｃ計算の中断を防止することができ、送信側にダミーデ
ータを入れる等の負担を強いることがないとともに、受
信側のマイクロプロセッサがラフ１〜ウエアによりバイ
１へ単位でＣＲＣの計算を行なう必要がなくなる。

また、第２の実施例では、ＤＭＡコントローラによって
、シリアル通信ユニット］−１のデータＦＩＦＯ内の受
信データを外部のメモリへＤＭＡ転送させるようにする
ことができる。

以１−説明したように」−記実施例は、シリアル通信装
置にＣＲＣ計算器を設けると共に、とのＣＲＣ計算器を
受信側のマイクロプロセッサシステムのシステムクロッ
クによって動作させるようにしたので、受信したＣＲＣ
コードをモデムから供給される受信クロックによってＣ
ＲＣ；！−１算器にシフトする必要がなくなるという作
用により、受信クロック切れによるＣＲＣ計算の中断が
防止されるとともに、送信側においてＣＲＣコードの後
にダミーのデータを入れたり、受信側のマイクロプロセ
ッサがソフトウェアでＣＲＣの計算を行なう必要がなく
なって、送信側のシステムの負担や受信側のソフ１へウ
ェアの負担を増大させることなく、データを受信する際
のオーバヘッドを小さくして、通信効率を向」ニさせる
ことができる。

以−に本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は」１記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば」１記実施例
では、受信の際にマイクロプロセッサ１−０に対して、
データＦＩＦＯ２からインタフェース回路７を介して受
信データを渡すと説明したが、データＦＩＦＯ２の他に
、受信データごとの受信状態を示すステータス情報を入
れるＦ　Ｉ　Ｆ○を設け、受信終了時に１フレ一ム分の
ステータス情報をマイクロプロセッサに渡すようにして
もよい。また、ＦＩＦＯの変わりに１バイトのレジスタ
を用いることも可能である。

以」二の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるＭＯＤＥＭととも
にマイクロプロセッサ間の通信システムを構成するシリ
アル通信用ＬＳＩに適用したものについて説明したが、
この発明はそれに限定されるものでなく、ＣＲＣコード
を付加したデータを転送する装置一般に利用することが
できる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、通信制御装置においてシリアルデータの受信
時に、受信データ終了と同時に受信クロックが切れた場
合でも、受信ＣＲＣ計算の中断をなくしてこれを完了さ
せることができるとともに、送信側に負担をかけたり、
ラフ１−ウェアによるＣＲｃ　Ｂ−１算を行なう必要が
なくなり、データ受信時におけるオーバヘッドを低減し
、通信制御装置のスループットを向−Ｉニさせることが
できる。

【図面の簡単な説明】

第１図は、本発明をシリアル通信用ＬＳＩに適用した場
合の受信部の構成の一実施例を示すブロック図、 第２図は、マイクロプロセッサとＤＭＡコントローラと
シリアル通信ユニットを一体化したプロセッサＬＳＩの
構成例を示すブロック図、第３図は、バイト同期型プロ
１〜フルの各受信データのフＩノーム構成例を示す説明
図、第４図は、通信用ＬＳＩを用いたマイクロプロセッ
サシステムの構成例を示すブロック図である。

Claims (1)

1. 【特許請求の範囲】 １、エラー検出用符号を含むデータを受信もしくは受信
   および送信するための通信制御装置であって、エラー検
   出用符号を計算する計算と、受信データを所望の時間保
   持するラッチ手段と、このラッチ手段に保持されデータ
   をシリアルデータに変換して上記計算器に供給するシフ
   トレジスタとを備え、上記計算器を動作させるためのク
   ロック信号によって上記シフトレジスタが動作されるよ
   うにされてなることを特徴とする通信制御装置。 ２、上記クロック信号を発生するクロック発生回路が内
   蔵されてなることを特徴とする特許請求の範囲第１項記
   載の通信制御装置。 ３、受信したデータを複数バイト保持可能なファースト
   イン・ファーストアウト方式のデータ記憶部を有すると
   ともに、上記ラッチ手段を介さず上記シフトレジスタに
   受信データを転送できるように構成されてなることを特
   徴とする特許請求の範囲第１項記載の通信制御装置。