JPH0326136A - 受信ｆｉｆｏ制御回路 - Google Patents
受信ｆｉｆｏ制御回路Info
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- JPH0326136A JPH0326136A JP1161430A JP16143089A JPH0326136A JP H0326136 A JPH0326136 A JP H0326136A JP 1161430 A JP1161430 A JP 1161430A JP 16143089 A JP16143089 A JP 16143089A JP H0326136 A JPH0326136 A JP H0326136A
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- 238000004891 communication Methods 0.000 claims abstract description 11
- 238000006243 chemical reaction Methods 0.000 claims description 14
- 238000001514 detection method Methods 0.000 claims description 12
- 101001093690 Homo sapiens Protein pitchfork Proteins 0.000 description 7
- 102100036065 Protein pitchfork Human genes 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 230000007704 transition Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は受信ＦＩＦＯ制御回路に関し、特にステータス
情報を必要とするシリアル・データの受信ＦＩＦＯ制御
回路に関する。
情報を必要とするシリアル・データの受信ＦＩＦＯ制御
回路に関する。
従来、複数のデータ通信プロトコルを制御するシリアル
受信回路は、受信部のハードウエア構戒を小さくするた
め、各通信プロトコルが同一の受信回路を共用している
。このため、受信データと受信データに関するステータ
ス・データとを一対一に対応させて扱う手法が確立され
ている。このようなシリアル受信回路において、任意長
のデータ列を一つのブロックとして扱うデータ通信プロ
トコル、例えばＨ Ｄ Ｌ Ｃ （ Ｈｉｇｈ Ｌｅｖ
ｅｌ Ｄａｔａ ＬｉｎｋＣｏｎｔｒｏｌ Ｐｒｏｃｅ
ｄｕｒｅ）フレーム・フォーマットで送られてくるシリ
アル・データは以下のような手順で受信され、シリアル
・パラレル変換される。
受信回路は、受信部のハードウエア構戒を小さくするた
め、各通信プロトコルが同一の受信回路を共用している
。このため、受信データと受信データに関するステータ
ス・データとを一対一に対応させて扱う手法が確立され
ている。このようなシリアル受信回路において、任意長
のデータ列を一つのブロックとして扱うデータ通信プロ
トコル、例えばＨ Ｄ Ｌ Ｃ （ Ｈｉｇｈ Ｌｅｖ
ｅｌ Ｄａｔａ ＬｉｎｋＣｏｎｔｒｏｌ Ｐｒｏｃｅ
ｄｕｒｅ）フレーム・フォーマットで送られてくるシリ
アル・データは以下のような手順で受信され、シリアル
・パラレル変換される。
第３図はかかる従来の一例を示す受信ＦＩＦＯ制御回路
のブロック図である。
のブロック図である。
第３図に示すように、まずＨＤＬＣフレーム・フォーマ
ットのシリアルな符号列Ｘが信号線７により受信回路に
送信される。受信回路はホスト・システムにより受信可
能状態に設定されると、同期検出モードになるので、シ
フト・レジスタ１で受信される符号列Ｘの中のフラグの
検出が開始される。この状態は最初のフラグが検出され
るまで継続される。フラグが検出されると、信号線８に
より符号列Ｘに関するフレーム同期の確立を受信部に通
知し、これにより受信部はデータ受信状態に遷移し、受
信データのアセンブルを開始する。
ットのシリアルな符号列Ｘが信号線７により受信回路に
送信される。受信回路はホスト・システムにより受信可
能状態に設定されると、同期検出モードになるので、シ
フト・レジスタ１で受信される符号列Ｘの中のフラグの
検出が開始される。この状態は最初のフラグが検出され
るまで継続される。フラグが検出されると、信号線８に
より符号列Ｘに関するフレーム同期の確立を受信部に通
知し、これにより受信部はデータ受信状態に遷移し、受
信データのアセンブルを開始する。
データ受信状態では、シフト・レジスタ１がら信号線９
を介して出力された受信データを、あらかじめ定められ
たビット長ｎごとに、シリアル・パラレル変換回路２で
ｎビットのバラレルな受信データＹにアセンブルする。
を介して出力された受信データを、あらかじめ定められ
たビット長ｎごとに、シリアル・パラレル変換回路２で
ｎビットのバラレルな受信データＹにアセンブルする。
受信データＹはアセンブルされる毎に、信号線１０を通
してデータＰ Ｉ ＦＯ３に転送される。これと同時に
受信データＹに対する各稍受信ステータス情報も信号線
１１を介して受信ステータス生成回路４に送られ、情報
を編集した後、信号線］３によりステータスＦ Ｉ Ｆ
Ｏ５Ａに書込まれる。通常、データＦＩＦＯ３は数段の
ＦＩＦＯ構成をとっており、各段のＦＩＦＯは受信デー
タＹを格納するためのｎビット幅のレジスタと、受信デ
ータＹの存在をしめず１ビットのコース ビット・レジ
スタと、受信フレームの最後のデータであることを表す
１ビットのエンド・ピット レジスタとから成っている
。また、ステータスＦ Ｉ ＦＯ５ＡもデータＰ Ｉ
ＦＯ３と同じ段数のＦ丁ＦＯ構或をとり、各段にはデー
タＦＩＦＯ各段に対応した受信ステータス情報が格納さ
れている。受信回路はデータＰ Ｉ ＦＯ３の先頭段の
ユース・ビット・レジスタによって、ホスト・システム
に受信データＹの引取りを要求する。ホスト・システム
はエンド・ビット・レジスタがアクティブである受信デ
ータを読み出すまで順次データＰ Ｉ ＦＯ３から受信
データを読み出すと共にステータスＦ Ｉ ＦＯ５Ａか
ら受信データの受信ステータス情報を読み続ける。
してデータＰ Ｉ ＦＯ３に転送される。これと同時に
受信データＹに対する各稍受信ステータス情報も信号線
１１を介して受信ステータス生成回路４に送られ、情報
を編集した後、信号線］３によりステータスＦ Ｉ Ｆ
Ｏ５Ａに書込まれる。通常、データＦＩＦＯ３は数段の
ＦＩＦＯ構成をとっており、各段のＦＩＦＯは受信デー
タＹを格納するためのｎビット幅のレジスタと、受信デ
ータＹの存在をしめず１ビットのコース ビット・レジ
スタと、受信フレームの最後のデータであることを表す
１ビットのエンド・ピット レジスタとから成っている
。また、ステータスＦ Ｉ ＦＯ５ＡもデータＰ Ｉ
ＦＯ３と同じ段数のＦ丁ＦＯ構或をとり、各段にはデー
タＦＩＦＯ各段に対応した受信ステータス情報が格納さ
れている。受信回路はデータＰ Ｉ ＦＯ３の先頭段の
ユース・ビット・レジスタによって、ホスト・システム
に受信データＹの引取りを要求する。ホスト・システム
はエンド・ビット・レジスタがアクティブである受信デ
ータを読み出すまで順次データＰ Ｉ ＦＯ３から受信
データを読み出すと共にステータスＦ Ｉ ＦＯ５Ａか
ら受信データの受信ステータス情報を読み続ける。
一方、受信回路はデータ受信中でもフラグ検田機能は有
効であり、一度データ受信状態に移ってから再びフラグ
を検出すると、１つのフレームの終了とみなし、受信終
了状態に移る。ホスト・システムはフレームの最後のデ
ータに対し、ステータスＦＩＦ○５Ａから受信ステータ
スデータを取り田した後、受信Ｐ Ｉ ＦＯ３からデー
タを読み出し、受信フレームに誤りのないことを確認す
る。
効であり、一度データ受信状態に移ってから再びフラグ
を検出すると、１つのフレームの終了とみなし、受信終
了状態に移る。ホスト・システムはフレームの最後のデ
ータに対し、ステータスＦＩＦ○５Ａから受信ステータ
スデータを取り田した後、受信Ｐ Ｉ ＦＯ３からデー
タを読み出し、受信フレームに誤りのないことを確認す
る。
上述した手順により、ＨＤＬＣフレーム・フォーマット
で送られてくる符号列Ｘは順次パラレル・データＹに変
換され受信される。
で送られてくる符号列Ｘは順次パラレル・データＹに変
換され受信される。
上述した従来のデータＦ Ｉ Ｆ○制御回路は、シリア
ル入力符号列がら変換したパラレル・受信データを格納
するデータＦＩＦＯと同じ段数のステータスＦＩＦＯが
必要になる。このため、高速データ通信等の大きなデー
タＦＩＦＯを要するシステムにおいては、ステータスＦ
ＩＦＯも比例して増大するので、大規模なハードウェア
構成を必要とするという欠点がある。
ル入力符号列がら変換したパラレル・受信データを格納
するデータＦＩＦＯと同じ段数のステータスＦＩＦＯが
必要になる。このため、高速データ通信等の大きなデー
タＦＩＦＯを要するシステムにおいては、ステータスＦ
ＩＦＯも比例して増大するので、大規模なハードウェア
構成を必要とするという欠点がある。
本発明の目的は、がかるシステムのハードウエアを経済
化ずるデータＦＩＦＯ制御回路を提供することにある。
化ずるデータＦＩＦＯ制御回路を提供することにある。
本発明の受信ＦＩＦＯ制御回路は、所定のデータ通信プ
ロトコルに基づきまとまったデータ・ブロック毎に送信
されるシリアルな符号列を受信するレジスタと、受信し
た直記符号列をｎビット単｛５’Ｚ （ ｎは正の整数
）のパラレル・データに変換するシリアル・パラレル変
換回路と、前記変換回路に接続されパラレル変換データ
を格納するデータＦＩＦＯと、前記レジスタからのフレ
ーム同期検出信号に基づき受信ステータス書込制御信号
を発生するステータス書込制御回路と、前記変換回路か
らの受信ステータス情報と前記レジスタからのフレーム
同期検出信号および前記ステータス書込制御回路からの
受信ステータス書込制御信号に基づき受信ステータスデ
ータを作成する受信ステータス生成回路と、前記受信ス
テータスデータを格納するステータスＦＩＦＯとを有し
、前記符号列の最後に位置する前記パラレル変換データ
を前記データＦＴＦＯに書込むのに合わせて前記受信ス
テータスデータを前記ステータスＦＩＦＯに書込むこと
を特徴としている。
ロトコルに基づきまとまったデータ・ブロック毎に送信
されるシリアルな符号列を受信するレジスタと、受信し
た直記符号列をｎビット単｛５’Ｚ （ ｎは正の整数
）のパラレル・データに変換するシリアル・パラレル変
換回路と、前記変換回路に接続されパラレル変換データ
を格納するデータＦＩＦＯと、前記レジスタからのフレ
ーム同期検出信号に基づき受信ステータス書込制御信号
を発生するステータス書込制御回路と、前記変換回路か
らの受信ステータス情報と前記レジスタからのフレーム
同期検出信号および前記ステータス書込制御回路からの
受信ステータス書込制御信号に基づき受信ステータスデ
ータを作成する受信ステータス生成回路と、前記受信ス
テータスデータを格納するステータスＦＩＦＯとを有し
、前記符号列の最後に位置する前記パラレル変換データ
を前記データＦＴＦＯに書込むのに合わせて前記受信ス
テータスデータを前記ステータスＦＩＦＯに書込むこと
を特徴としている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を示す受信ＦＩＦＯ制御
回路のブロック図である。
回路のブロック図である。
第１図に示すように、本実施例はＨＤＬＣフレーム・フ
ォーマットで信号線７より送られてくる符号列Ｘの中か
らフラグを検出しＨＤＬＣフレームとのフレーム同期を
確立する８ビット長のシフト・レジスタ１を有し、フラ
グが検出されると信号線８を介して符号列Ｘに関するフ
レーム同期の確立を受信部に通知し、これにより受信部
はデータ受信状態に遷移して受信データのアセンブルを
開始する。データ受信状態では、シリアル・パラレル変
換回路２においてシフト・レジスタ１から信号線９を介
して出力されｔ：受信符号列Ｘをあらかじめ定められた
ビット長ｎごとにパラレル受信データＹにアセンブルす
る。受信データＹはアセンプルされる毎に信号線１ｏを
通してデータＰＩＦＯ３に転送される。通常、データＦ
ＩＦＯ３は数段のＦＩＦ○構成をとっており、データＰ
Ｉ ＦＯ３の各段は受信データＹを格納するためのｎ
ビット幅のレジスタと、受信データＹの存在をしめず１
ビットのユース・ビット・レジスタと、受信フレームの
最後のデータであることを表わす１ビットのエンド・ビ
ット・レジスタとがら戒っている。受信回路はデータＦ
ＩＦ○３の先頭段のユース・ビット・レジスタによって
、ホスト・システムに受信データＹの引き取りを要求す
る。受信回路はデータ受信中でもシフト・レジスタ１に
よるフラグ検出機能は有効であり、一度データ受信状態
に移ってから再びフラグを検出すると、１つのフレーム
の終了とみなして受信を終了するが、再び次のフレーム
受信のためにフレーム同期検出状態に移る。ステータス
書込制御回路６はフレーム同期が確立している間、すな
わちフレームの開始フラグと終結フラグの間はステータ
ス書込制御信号１２をインアクティブとし、受信データ
Ｙだけを信号線１０を通してデータＦＩＦＯ３に書き込
む。また、１つの受信フレームを受信し終わると、つま
り終結フラグを検出すると、ステータス書込制御信号１
２はアクティブとなり、ステータス生成回路４において
信号線１１より送られた受信ステータス情報に基づき編
集されたステータス・データＺが信号線１３を通してス
テータスＰ Ｉ ＦＯ５に書込まれる。この一連の動作
により、受信回路はＨＤＬＣフォーマットの受信フレー
ムを、−１ｐ７の受信ステータスの書き込みで，データ
ＰＩＦＯ３にバッファリングすることが可能である。通
常、ＨＤＬＣプロトコルでは１フレームの最短長はｍバ
イト（ｍ≧４）である。
ォーマットで信号線７より送られてくる符号列Ｘの中か
らフラグを検出しＨＤＬＣフレームとのフレーム同期を
確立する８ビット長のシフト・レジスタ１を有し、フラ
グが検出されると信号線８を介して符号列Ｘに関するフ
レーム同期の確立を受信部に通知し、これにより受信部
はデータ受信状態に遷移して受信データのアセンブルを
開始する。データ受信状態では、シリアル・パラレル変
換回路２においてシフト・レジスタ１から信号線９を介
して出力されｔ：受信符号列Ｘをあらかじめ定められた
ビット長ｎごとにパラレル受信データＹにアセンブルす
る。受信データＹはアセンプルされる毎に信号線１ｏを
通してデータＰＩＦＯ３に転送される。通常、データＦ
ＩＦＯ３は数段のＦＩＦ○構成をとっており、データＰ
Ｉ ＦＯ３の各段は受信データＹを格納するためのｎ
ビット幅のレジスタと、受信データＹの存在をしめず１
ビットのユース・ビット・レジスタと、受信フレームの
最後のデータであることを表わす１ビットのエンド・ビ
ット・レジスタとがら戒っている。受信回路はデータＦ
ＩＦ○３の先頭段のユース・ビット・レジスタによって
、ホスト・システムに受信データＹの引き取りを要求す
る。受信回路はデータ受信中でもシフト・レジスタ１に
よるフラグ検出機能は有効であり、一度データ受信状態
に移ってから再びフラグを検出すると、１つのフレーム
の終了とみなして受信を終了するが、再び次のフレーム
受信のためにフレーム同期検出状態に移る。ステータス
書込制御回路６はフレーム同期が確立している間、すな
わちフレームの開始フラグと終結フラグの間はステータ
ス書込制御信号１２をインアクティブとし、受信データ
Ｙだけを信号線１０を通してデータＦＩＦＯ３に書き込
む。また、１つの受信フレームを受信し終わると、つま
り終結フラグを検出すると、ステータス書込制御信号１
２はアクティブとなり、ステータス生成回路４において
信号線１１より送られた受信ステータス情報に基づき編
集されたステータス・データＺが信号線１３を通してス
テータスＰ Ｉ ＦＯ５に書込まれる。この一連の動作
により、受信回路はＨＤＬＣフォーマットの受信フレー
ムを、−１ｐ７の受信ステータスの書き込みで，データ
ＰＩＦＯ３にバッファリングすることが可能である。通
常、ＨＤＬＣプロトコルでは１フレームの最短長はｍバ
イト（ｍ≧４）である。
従って、たとえ最短長フレームを連続して受信したとし
ても、ｍバイトに一度しかステータスＰＩＦＯ５に受信
ステータスが書込まれないので、ステータスＦ Ｉ Ｆ
Ｏ５はデータＦＩＦＯ３の１／ｍ倍の段数のバッファが
あれば十分ということになる。
ても、ｍバイトに一度しかステータスＰＩＦＯ５に受信
ステータスが書込まれないので、ステータスＦ Ｉ Ｆ
Ｏ５はデータＦＩＦＯ３の１／ｍ倍の段数のバッファが
あれば十分ということになる。
一方、ホスト・システムはエンド・ビット・レジスタが
アクティブである受信データ、すなわち受信フレームの
最後のデータを読み出すまで、順次データＰ Ｉ ＦＯ
３から受信データを読み出し続ける。ホスト・システム
は１つの受信フレームの最後のデータをエンド・ビット
・レジスタにより検知し、そのデータをデータＰ Ｉ
ＦＯ３から取り出した後、さらに一度ステータスＰＩＦ
Ｏ５を読み出す。このステータスから受信フレームに誤
りのないことを確認する。ここで、もしデータＰＩＦＯ
３に更にデータが格納されていれば、それは次のフレー
ムの受信データであり、ホスト・システムは再びデータ
ＰＩＦＯ３からの受信データの読出しを開始する。
アクティブである受信データ、すなわち受信フレームの
最後のデータを読み出すまで、順次データＰ Ｉ ＦＯ
３から受信データを読み出し続ける。ホスト・システム
は１つの受信フレームの最後のデータをエンド・ビット
・レジスタにより検知し、そのデータをデータＰ Ｉ
ＦＯ３から取り出した後、さらに一度ステータスＰＩＦ
Ｏ５を読み出す。このステータスから受信フレームに誤
りのないことを確認する。ここで、もしデータＰＩＦＯ
３に更にデータが格納されていれば、それは次のフレー
ムの受信データであり、ホスト・システムは再びデータ
ＰＩＦＯ３からの受信データの読出しを開始する。
上述した手順により、ＨＤＬＣフレーム・フォーマット
で送られてくる符号列又はパラレル・データＹに変換さ
れるとともに、ステータスＰＩＦＯ５への一回の書込み
だけで、１フレームすべての受信データをデータＰ Ｉ
ＦＯ３に書き込むため、ステータスＦＩＦＯ５はデー
タＦ Ｉ ＦＯ３に比べ小さなハードウェアでの構或が
可能である。
で送られてくる符号列又はパラレル・データＹに変換さ
れるとともに、ステータスＰＩＦＯ５への一回の書込み
だけで、１フレームすべての受信データをデータＰ Ｉ
ＦＯ３に書き込むため、ステータスＦＩＦＯ５はデー
タＦ Ｉ ＦＯ３に比べ小さなハードウェアでの構或が
可能である。
第２図は本発明の第二の実施例を示す受信ＦＩＦＯ制御
回路のブロック図である。
回路のブロック図である。
第２図に示すように、本実施例は前述した第一の実施例
と比較して、受信ステータス生成回路４にエラー発生情
報を格納するステータス・ユース・ビットＦＩＦＯ１４
を付加した構戒例であり、信号線７を通して送られてく
る受信符号列Ｘをパラレル・データＹに変換する受信回
路は、第１図のシリアル・パラレル変換回路２と同じ楕
戒をとる。
と比較して、受信ステータス生成回路４にエラー発生情
報を格納するステータス・ユース・ビットＦＩＦＯ１４
を付加した構戒例であり、信号線７を通して送られてく
る受信符号列Ｘをパラレル・データＹに変換する受信回
路は、第１図のシリアル・パラレル変換回路２と同じ楕
戒をとる。
まず、８ビット長のシフト・レジスタ１は、ＨＤＬＣフ
レーム・フォーマットで信号線７より送られてくる符号
列Ｘの中からフラグを検出し、ＨＤＬＣフレームーとの
フレーム同期を確立する。
レーム・フォーマットで信号線７より送られてくる符号
列Ｘの中からフラグを検出し、ＨＤＬＣフレームーとの
フレーム同期を確立する。
フラグが検出されると、信号Ｉ１８を介して符号列Ｘに
関するフレーム同期の確立を受信部に通知し、これによ
り受信部はデータ受信状態に遷移して受信データのアセ
ンブルを開始する。データ受信状態では、シフト・レジ
スタ１から信号ｆｆｌ９を介して出力された受信符号列
Ｘは、シリアル・パラレル変換回路２によりあらかじめ
定められたｎビット長のパラレル受信データＹにアセン
ブルされる。受信データＹはアセンブルされる毎に信号
線１０を通してデータＰ Ｉ Ｆ” ０ ３に転送され
る。
関するフレーム同期の確立を受信部に通知し、これによ
り受信部はデータ受信状態に遷移して受信データのアセ
ンブルを開始する。データ受信状態では、シフト・レジ
スタ１から信号ｆｆｌ９を介して出力された受信符号列
Ｘは、シリアル・パラレル変換回路２によりあらかじめ
定められたｎビット長のパラレル受信データＹにアセン
ブルされる。受信データＹはアセンブルされる毎に信号
線１０を通してデータＰ Ｉ Ｆ” ０ ３に転送され
る。
通常、データＰＩＦＯ３は数段のＦＩＦＯ構成をとって
おり、このデータＰ Ｉ ＦＯ３の各段は受信データＹ
を格納するためのｎビット幅のレジスタと、受信データ
Ｙの存在をしめず１ビットのユース・ビット・レジスタ
と、受信フレームの最後のデータであることを表わす１
ビットのエンド・ビット・レジスタとから成っている．
本実施例では、前述したように、受信ステータス情報の
有無を示す１ビット幅のステータス・ユース・ビットＦ
ＩＦＯ１４もデータＦ Ｉ ＦＯ３の各段に対応してい
る。受信回路はデータト゛ＩＦＯ３の先頭段のユース・
ビット・レジスタによって、ホスト・システムに受信デ
ータＹの引き取りを要求する。受信回路はデータ受信中
でもシフト・レジスタ１によるフラグ検出機能は有効で
あり、一度データ受信状態に移ってから再びフラグを検
出すると、１つのフレームの終了とみなして受信を終了
するが、再び次のフレーム受信のためにフレーム同期検
出状態に移る。ステータス書込制御回路６はフレーム同
期が確立している間、すなわちフレームの開始フラグと
終結フラグの間はステータス書込制御信号１２をインア
クティブとし、受信データＹだけを信号線１０を通して
データＰＩＦＯ３に書込む。また、１つの受信フレーム
を受信し終わると、つまり終結フラグを検出すると、ス
テータス書込制御信号１２はアクティブとなる。この時
、ステータス生成回路４においては、信号線１１から送
られた受信ステータス情報により編集されたステータス
・データＺにエラーが無ければ、ステータスＰＩＦＯ５
に受信ステータス・データＺは書込まれない。もし、エ
ラー情報があれば、受信ステータス・データＺは信号線
１３を通してステータスＰＩＦＯ５に書き込まれるとと
もに、ステータス・ユース・ビットＦＩＦＯ１４も信号
線１５によりセットされる。この一連の動作により、受
信回路はＨＤＬＣフォーマットの受信フレームを、Ｏ回
または１回の受信ステータスの書込みだけで、データＰ
Ｉ ＦＯ３にバッファリングすることが可能である。
おり、このデータＰ Ｉ ＦＯ３の各段は受信データＹ
を格納するためのｎビット幅のレジスタと、受信データ
Ｙの存在をしめず１ビットのユース・ビット・レジスタ
と、受信フレームの最後のデータであることを表わす１
ビットのエンド・ビット・レジスタとから成っている．
本実施例では、前述したように、受信ステータス情報の
有無を示す１ビット幅のステータス・ユース・ビットＦ
ＩＦＯ１４もデータＦ Ｉ ＦＯ３の各段に対応してい
る。受信回路はデータト゛ＩＦＯ３の先頭段のユース・
ビット・レジスタによって、ホスト・システムに受信デ
ータＹの引き取りを要求する。受信回路はデータ受信中
でもシフト・レジスタ１によるフラグ検出機能は有効で
あり、一度データ受信状態に移ってから再びフラグを検
出すると、１つのフレームの終了とみなして受信を終了
するが、再び次のフレーム受信のためにフレーム同期検
出状態に移る。ステータス書込制御回路６はフレーム同
期が確立している間、すなわちフレームの開始フラグと
終結フラグの間はステータス書込制御信号１２をインア
クティブとし、受信データＹだけを信号線１０を通して
データＰＩＦＯ３に書込む。また、１つの受信フレーム
を受信し終わると、つまり終結フラグを検出すると、ス
テータス書込制御信号１２はアクティブとなる。この時
、ステータス生成回路４においては、信号線１１から送
られた受信ステータス情報により編集されたステータス
・データＺにエラーが無ければ、ステータスＰＩＦＯ５
に受信ステータス・データＺは書込まれない。もし、エ
ラー情報があれば、受信ステータス・データＺは信号線
１３を通してステータスＰＩＦＯ５に書き込まれるとと
もに、ステータス・ユース・ビットＦＩＦＯ１４も信号
線１５によりセットされる。この一連の動作により、受
信回路はＨＤＬＣフォーマットの受信フレームを、Ｏ回
または１回の受信ステータスの書込みだけで、データＰ
Ｉ ＦＯ３にバッファリングすることが可能である。
通常、ＨＤＬＣプロトコルでは１フレームの最短長はｍ
バイ１〜（ｍ≧４）である。従って、たとえエラー情報
を含む最短長フレームを連続して受信したとしても、ｍ
バイトに一度しかステータスＰＩＦＯ５に受信ステータ
スを書込まないので、ステータスＰＩＦＯ５はデータＰ
Ｉ ＦＯ３の１／ｍ倍の段数のバッファがあれば十分
ということになる． 一方、ホスト・システムはエンド・ビット・レジスタが
アクティブである受信データ、すなわち受信フレームの
最後のデータを読み出すまで、順次データＰ Ｉ ＦＯ
３から受信データを読み出し続ける．このホスト・シス
テムは１つの受信フレームの最後のデータをエンド・ビ
ット・レジスタにより検知し、さらにステータス・ユー
ス・ビットＦＩＦＯ１４によりその受信フレーム中のエ
ラーの有無を確認する３′！＆終データをデータＦＩＦ
Ｏ３から取り出した後、エラーがあればさらに一度ステ
ータスＦ Ｔ ＰＯ５を読み出し、このステータスから
受信フレームの誤りを確認する。尚、エラーが無ければ
、ステータスＰＩＦＯ５には受信ステータス・データＺ
が格納されていないので読み出す必要は無い。もし、デ
ータＰ Ｉ ＦＯ３に更にデータが格納されていれば、
それは次のフレームの受信データであり、ホスト・シス
テムは再びデータＦ Ｉ ＦＯ３からの受信データの読
み出しを開始する。
バイ１〜（ｍ≧４）である。従って、たとえエラー情報
を含む最短長フレームを連続して受信したとしても、ｍ
バイトに一度しかステータスＰＩＦＯ５に受信ステータ
スを書込まないので、ステータスＰＩＦＯ５はデータＰ
Ｉ ＦＯ３の１／ｍ倍の段数のバッファがあれば十分
ということになる． 一方、ホスト・システムはエンド・ビット・レジスタが
アクティブである受信データ、すなわち受信フレームの
最後のデータを読み出すまで、順次データＰ Ｉ ＦＯ
３から受信データを読み出し続ける．このホスト・シス
テムは１つの受信フレームの最後のデータをエンド・ビ
ット・レジスタにより検知し、さらにステータス・ユー
ス・ビットＦＩＦＯ１４によりその受信フレーム中のエ
ラーの有無を確認する３′！＆終データをデータＦＩＦ
Ｏ３から取り出した後、エラーがあればさらに一度ステ
ータスＦ Ｔ ＰＯ５を読み出し、このステータスから
受信フレームの誤りを確認する。尚、エラーが無ければ
、ステータスＰＩＦＯ５には受信ステータス・データＺ
が格納されていないので読み出す必要は無い。もし、デ
ータＰ Ｉ ＦＯ３に更にデータが格納されていれば、
それは次のフレームの受信データであり、ホスト・シス
テムは再びデータＦ Ｉ ＦＯ３からの受信データの読
み出しを開始する。
上述した手順により、ＨＤＬＣフレーム・フォーマット
で送られてくる符号列Ｘはパラレル・データＹに変換さ
れるとともに、０回または１回のステータスＰＩＦＯ５
への書込みだけで、１フレームすべての受信データをデ
ータＰＩＦＯ３に書き込むため、ステータスＦＩＦＯ５
はデータＦ Ｉ ＦＯ３に比べ対さなハードウェアでの
構成が可能である。
で送られてくる符号列Ｘはパラレル・データＹに変換さ
れるとともに、０回または１回のステータスＰＩＦＯ５
への書込みだけで、１フレームすべての受信データをデ
ータＰＩＦＯ３に書き込むため、ステータスＦＩＦＯ５
はデータＦ Ｉ ＦＯ３に比べ対さなハードウェアでの
構成が可能である。
以上説明したように、本発明の受信ＦＩＦＯ制御回路は
、ＨＤＬＣフレーム・フォーマットのように所定のデー
タ通信プロトコルで送られてくるシリアルな符号列をパ
ラレル・データに変換する際、受信データとステータス
・データとをそれぞれ独立した受信情報として取り扱う
ことにより、ステータスＦＩＦＯを受信データの格納の
ためのデータＦＩＦＯと比較して小さくできるので、小
規模なハードウェア構成で通信データの受信が可能にな
るという効果がある。
、ＨＤＬＣフレーム・フォーマットのように所定のデー
タ通信プロトコルで送られてくるシリアルな符号列をパ
ラレル・データに変換する際、受信データとステータス
・データとをそれぞれ独立した受信情報として取り扱う
ことにより、ステータスＦＩＦＯを受信データの格納の
ためのデータＦＩＦＯと比較して小さくできるので、小
規模なハードウェア構成で通信データの受信が可能にな
るという効果がある。
第１図は本発明の第一・の実施例を示す受信ＦＩＦＯ制
御回路のブロック図、第２図は本発明の第二の実施例を
示す受信Ｆ Ｉ ＦＯ制御回路のブロック図、第３図は
従来の一例を示す受信Ｆ Ｉ ＦＯ制御回路のブロック
図である． １・・・・シフト・レジスタ、２・・・シリアル・パラ
レル変換回路、３・・・データＦＩＦＯ、４・・・受信
ステータス生成回路、５・・・ステータスＦｉＦＯ、６
・・・ステータス書込制御回路、７，９・・・受信符号
列Ｘ、８・・・フレーム同期検出信号、１０・・・パラ
レル変換デ・一タＹ．，ｉｆ・・・受信ステータス情報
、１２・・・受信ステータス書込制御信号、１３・・・
受信ステータス・データ２、１４・・・ステータス・ユ
ース・ビットＦ Ｉ ＦＯ、１５・・・エラー発生情報
信号。
御回路のブロック図、第２図は本発明の第二の実施例を
示す受信Ｆ Ｉ ＦＯ制御回路のブロック図、第３図は
従来の一例を示す受信Ｆ Ｉ ＦＯ制御回路のブロック
図である． １・・・・シフト・レジスタ、２・・・シリアル・パラ
レル変換回路、３・・・データＦＩＦＯ、４・・・受信
ステータス生成回路、５・・・ステータスＦｉＦＯ、６
・・・ステータス書込制御回路、７，９・・・受信符号
列Ｘ、８・・・フレーム同期検出信号、１０・・・パラ
レル変換デ・一タＹ．，ｉｆ・・・受信ステータス情報
、１２・・・受信ステータス書込制御信号、１３・・・
受信ステータス・データ２、１４・・・ステータス・ユ
ース・ビットＦ Ｉ ＦＯ、１５・・・エラー発生情報
信号。
Claims (1)
- 所定のデータ通信プロトコルに基づきまとまったデータ
・ブロック毎に送信されるシリアルな符号列を受信する
レジスタと、受信した前記符号列をｎビット単位（ｎは
正の整数）のパラレル・データに変換するシリアル・パ
ラレル変換回路と、前記変換回路に接続されパラレル変
換データを格納するデータＦＩＦＯと、前記レジスタか
らのフレーム同期検出信号に基づき受信ステータス書込
制御信号を発生するステータス書込制御回路と、前記変
換回路からの受信ステータス情報と前記レジスタからの
フレーム同期検出信号および前記ステータス書込制御回
路からの受信ステータス書込制御信号に基づき受信ステ
ータスデータを作成する受信ステータス生成回路と、前
記受信ステータスデータを格納するステータスＦＩＦＯ
とを有し、前記符号列の最後に位置する前記パラレル変
換データを前記データＦＩＦＯに書込むのに合わせて前
記受信ステータスデータを前記ステータスＦＩＦＯに書
込むことを特徴とする受信ＦＩＦＯ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161430A JPH0326136A (ja) | 1989-06-23 | 1989-06-23 | 受信ｆｉｆｏ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161430A JPH0326136A (ja) | 1989-06-23 | 1989-06-23 | 受信ｆｉｆｏ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0326136A true JPH0326136A (ja) | 1991-02-04 |
Family
ID=15734960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1161430A Pending JPH0326136A (ja) | 1989-06-23 | 1989-06-23 | 受信ｆｉｆｏ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0326136A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7010651B2 (en) * | 2002-06-21 | 2006-03-07 | Honeywell International Inc. | System and method for using removable storage for computer troubleshooting |
| US7908053B2 (en) | 2007-07-02 | 2011-03-15 | Honeywell International Inc. | Apparatus and method for troubleshooting a computer system |
-
1989
- 1989-06-23 JP JP1161430A patent/JPH0326136A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7010651B2 (en) * | 2002-06-21 | 2006-03-07 | Honeywell International Inc. | System and method for using removable storage for computer troubleshooting |
| US7908053B2 (en) | 2007-07-02 | 2011-03-15 | Honeywell International Inc. | Apparatus and method for troubleshooting a computer system |
| US8108095B2 (en) | 2007-07-02 | 2012-01-31 | Honeywell International Inc. | Apparatus and method for troubleshooting a computer system |
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