JPH04260254A - Ｈｄｌｃ非同期モードのディジタルデータ転送方式 - Google Patents
Ｈｄｌｃ非同期モードのディジタルデータ転送方式Info
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- JPH04260254A JPH04260254A JP3021752A JP2175291A JPH04260254A JP H04260254 A JPH04260254 A JP H04260254A JP 3021752 A JP3021752 A JP 3021752A JP 2175291 A JP2175291 A JP 2175291A JP H04260254 A JPH04260254 A JP H04260254A
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- JP
- Japan
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- data
- transmission
- hdlc
- clock
- asynchronous mode
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Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 38
- 238000000034 method Methods 0.000 claims description 9
- 239000000284 extract Substances 0.000 claims description 5
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 abstract description 9
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 abstract description 8
- 230000001360 synchronised effect Effects 0.000 abstract description 7
- 238000006243 chemical reaction Methods 0.000 abstract description 5
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 abstract description 4
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- 238000000605 extraction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 101000821827 Homo sapiens Sodium/nucleoside cotransporter 2 Proteins 0.000 description 2
- 102100021541 Sodium/nucleoside cotransporter 2 Human genes 0.000 description 2
- 101000685663 Homo sapiens Sodium/nucleoside cotransporter 1 Proteins 0.000 description 1
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Landscapes
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はデータ通信の標準の伝送
制御手順であるＨＤＬＣ手順（Ｈｉｇｈ ｌｅｖｅｌ
Ｄａｔａ Ｌｉｎｋ Ｃｏｎｔｒｏｌ ｐｒｏｃｅｄｕ
ｒｅ） のフォーマットに準拠した通信方式のうち、開
始フラグから終結フラグまでのフレーム単位の全データ
を，特別にクロックを送らず， 極性の反転と保持とで
伝送する所謂ＮＲＺＩ（Ｎｏｎ−Ｒｅｔｕｒｎ−ｔｏ−
Ｚｅｒｏ Ｉｎｖｅｒｔ）符号に変換し、該データとデ
ータ間のアイドル時は同期を保つため所定のフラグで満
たし、ＮＲＺＩ符号のデータのみを送受信する通信用Ｌ
ＳＩ 間のクロック伝送の無い所謂非同期モードのデー
タ転送方式に関する。
制御手順であるＨＤＬＣ手順（Ｈｉｇｈ ｌｅｖｅｌ
Ｄａｔａ Ｌｉｎｋ Ｃｏｎｔｒｏｌ ｐｒｏｃｅｄｕ
ｒｅ） のフォーマットに準拠した通信方式のうち、開
始フラグから終結フラグまでのフレーム単位の全データ
を，特別にクロックを送らず， 極性の反転と保持とで
伝送する所謂ＮＲＺＩ（Ｎｏｎ−Ｒｅｔｕｒｎ−ｔｏ−
Ｚｅｒｏ Ｉｎｖｅｒｔ）符号に変換し、該データとデ
ータ間のアイドル時は同期を保つため所定のフラグで満
たし、ＮＲＺＩ符号のデータのみを送受信する通信用Ｌ
ＳＩ 間のクロック伝送の無い所謂非同期モードのデー
タ転送方式に関する。
【０００２】
【従来の技術】従来、通信用ＬＳＩ 間で非同期モード
のＨＤＬＣフォーマットのデータの送受信を行う場合、
即ち図３ に示す如く、送信側のＨＤＬＣ送信部のＨＤ
ＬＣ送信ＬＳＩ が、ＨＤＬＣデータのみクロック抽出
の容易なＮＲＺＩ符号で，それ以外のアイドル時は同期
を保つため所定パターンのフラグを繰り返し送信するク
ロック伝送の無い所謂非同期モードの伝送速度Ｖ１が例
えば６４Ｋｂ／ｓの送信データＤ１を， 伝送路に適し
た別の速度Ｖ２の例えば有線伝送路の２４００ｂ／ｓ
のアナログ信号Ａ へ変換するために変調部ＭＯＤ で
変調して送出し、受信側では復調部ＤＥＭが受信信号を
復調して前記送信データと同じくクロック伝送の無い非
同期モードの２４００ｂ／ｓ のディジタルのデータＤ
２としてＨＤＬＣ受信部のＨＬＤＣ受信ＬＳＩ が受信
する場合は、送信側のＨＤＬＣ送信ＬＳＩ が送出する
非同期モードの６４Ｋｂ／ｓの送信データＤ１を， 変
調部ＭＯＤの前段で、一旦受信し該変調部の２４００ｂ
／ｓ のクロックＣＬＫ に同期させて新たなＨＤＬＣ
の同期モードとして変調部ヘデータＤ２とクロックＣＬ
Ｋ２とを送信するＨＤＬＣ送受信部と，復調部ＤＥＭの
後段で復調出力の同期モードを取り込み新たなＨＤＬＣ
の非同期モードの２４００ｂ／ｓ のデータＤ２として
ＨＤＬＣ受信部のＨＤＬＣ受信ＬＳＩ ヘ送信するＨＤ
ＬＣ送受信部とを設けていた。即ち、変調部ＭＯＤの前
段と復調部ＤＥＭの後段に，ＨＤＬＣの非同期モード／
同期モードの変換回路として２個のＨＤＬＣ送受信部
を必要としていた。
のＨＤＬＣフォーマットのデータの送受信を行う場合、
即ち図３ に示す如く、送信側のＨＤＬＣ送信部のＨＤ
ＬＣ送信ＬＳＩ が、ＨＤＬＣデータのみクロック抽出
の容易なＮＲＺＩ符号で，それ以外のアイドル時は同期
を保つため所定パターンのフラグを繰り返し送信するク
ロック伝送の無い所謂非同期モードの伝送速度Ｖ１が例
えば６４Ｋｂ／ｓの送信データＤ１を， 伝送路に適し
た別の速度Ｖ２の例えば有線伝送路の２４００ｂ／ｓ
のアナログ信号Ａ へ変換するために変調部ＭＯＤ で
変調して送出し、受信側では復調部ＤＥＭが受信信号を
復調して前記送信データと同じくクロック伝送の無い非
同期モードの２４００ｂ／ｓ のディジタルのデータＤ
２としてＨＤＬＣ受信部のＨＬＤＣ受信ＬＳＩ が受信
する場合は、送信側のＨＤＬＣ送信ＬＳＩ が送出する
非同期モードの６４Ｋｂ／ｓの送信データＤ１を， 変
調部ＭＯＤの前段で、一旦受信し該変調部の２４００ｂ
／ｓ のクロックＣＬＫ に同期させて新たなＨＤＬＣ
の同期モードとして変調部ヘデータＤ２とクロックＣＬ
Ｋ２とを送信するＨＤＬＣ送受信部と，復調部ＤＥＭの
後段で復調出力の同期モードを取り込み新たなＨＤＬＣ
の非同期モードの２４００ｂ／ｓ のデータＤ２として
ＨＤＬＣ受信部のＨＤＬＣ受信ＬＳＩ ヘ送信するＨＤ
ＬＣ送受信部とを設けていた。即ち、変調部ＭＯＤの前
段と復調部ＤＥＭの後段に，ＨＤＬＣの非同期モード／
同期モードの変換回路として２個のＨＤＬＣ送受信部
を必要としていた。
【０００３】
【発明が解決しようとする課題】従来の非同期モードの
データ転送方式は、上述の如く、送信側の変調部ＭＯＤ
の前段と受信側の復調部ＤＥＭ の後段に，ＨＤＬＣ
の非同期モード／ 同期モードの変換回路の２個のＨＤ
ＬＣ送受信部を特別に必要としていたので、全体の回路
規模が大形となりコスト高となるという問題があった。 本発明の目的は、特別にＨＤＬＣの非同期モード／ 同
期モードの変換回路を持たず，簡単な回路の追加により
、非同期モードのＨＬＤＣフォーマットのディジタルデ
ータの転送を可能とする回路方式を提供することにある
。
データ転送方式は、上述の如く、送信側の変調部ＭＯＤ
の前段と受信側の復調部ＤＥＭ の後段に，ＨＤＬＣ
の非同期モード／ 同期モードの変換回路の２個のＨＤ
ＬＣ送受信部を特別に必要としていたので、全体の回路
規模が大形となりコスト高となるという問題があった。 本発明の目的は、特別にＨＤＬＣの非同期モード／ 同
期モードの変換回路を持たず，簡単な回路の追加により
、非同期モードのＨＬＤＣフォーマットのディジタルデ
ータの転送を可能とする回路方式を提供することにある
。
【０００４】
【課題を解決するための手段】この目的は、ＨＤＬＣ送
信部の出力する非同期モードの送信データＤ１の速度Ｖ
１と変調部ＭＯＤ の出力のアナログ信号Ａ の速度Ｖ
２とが異なる事に着目して、図１の原理図の構成の如く
、変調部ＭＯＤ の前段に、ＨＤＬＣ送信部の出力の送
信データＤ１を受信しその受信データＤ１から速度Ｖ１
のクロックＣＬＫ１を抽出するクロック抽出器１ と，
該クロック抽出器が抽出した速度Ｖ１のクロックＣＬＫ
１により前記送信データＤ１を入力し， 後段の変調部
ＭＯＤ の出力のアナログ信号Ａ の別速度Ｖ２の送出
用クロックＣＬＫ２により前記入力したデータを読み出
して出力する所謂先入れ先出し回路ＦＩＦＯ ２とを追
加し、且つ前記入力データＤ１の速度Ｖ１を変調部ＭＯ
Ｄ の出力のアナログ信号Ａ の送出速度Ｖ２より大き
く選定し， 両速度Ｖ１，Ｖ２の差分と前記ＦＩＦＯ
２の絶対容量とにより必ず発生する送受信のアンダラン
／オーバーランによる受信データのエラーを無くすよう
にしてＦＩＦＯ ２のアドレスを制御するアドレス制御
手段３ とを具えるようにした本発明の構成によって達
成される。
信部の出力する非同期モードの送信データＤ１の速度Ｖ
１と変調部ＭＯＤ の出力のアナログ信号Ａ の速度Ｖ
２とが異なる事に着目して、図１の原理図の構成の如く
、変調部ＭＯＤ の前段に、ＨＤＬＣ送信部の出力の送
信データＤ１を受信しその受信データＤ１から速度Ｖ１
のクロックＣＬＫ１を抽出するクロック抽出器１ と，
該クロック抽出器が抽出した速度Ｖ１のクロックＣＬＫ
１により前記送信データＤ１を入力し， 後段の変調部
ＭＯＤ の出力のアナログ信号Ａ の別速度Ｖ２の送出
用クロックＣＬＫ２により前記入力したデータを読み出
して出力する所謂先入れ先出し回路ＦＩＦＯ ２とを追
加し、且つ前記入力データＤ１の速度Ｖ１を変調部ＭＯ
Ｄ の出力のアナログ信号Ａ の送出速度Ｖ２より大き
く選定し， 両速度Ｖ１，Ｖ２の差分と前記ＦＩＦＯ
２の絶対容量とにより必ず発生する送受信のアンダラン
／オーバーランによる受信データのエラーを無くすよう
にしてＦＩＦＯ ２のアドレスを制御するアドレス制御
手段３ とを具えるようにした本発明の構成によって達
成される。
【０００５】
【作用】本発明では、変調部ＭＯＤ の前段に追加され
たクロック抽出器１ が、ＨＤＬＣ送信部の出力の速度
Ｖ１の送信データＤ１を受信しその受信データＤ１から
速度Ｖ１のクロックＣＬＫ１を抽出する。そして、同様
に追加された先入れ先出し回路ＦＩＦＯ ２が、前記ク
ロック抽出器が抽出したクロックＣＬＫ１により該デー
タＤ１を書込み入力し， 変調部ＭＯＤ の出力のアナ
ログ信号Ａ の送出クロックＣＬＫ２により前記入力デ
ータＤ１を読み出し出力データＤ２とする。そしてアド
レス制御手段３ が、ＦＩＦＯ ２の書込み側のデータ
Ｄ１の速度Ｖ１と読出し側の変調部ＭＯＤ の出力信号
Ａ の速度Ｖ２との差分と、前記ＦＩＦＯ ２の絶対容
量により必ず発生する送受信のアンダラン／ オーバー
ランによる受信データのエラーを無くすために，入力側
の速度Ｖ１を出力側の速度Ｖ２より大きくして、ＦＩＦ
Ｏ ２の入出力のアドレスを制御する。
たクロック抽出器１ が、ＨＤＬＣ送信部の出力の速度
Ｖ１の送信データＤ１を受信しその受信データＤ１から
速度Ｖ１のクロックＣＬＫ１を抽出する。そして、同様
に追加された先入れ先出し回路ＦＩＦＯ ２が、前記ク
ロック抽出器が抽出したクロックＣＬＫ１により該デー
タＤ１を書込み入力し， 変調部ＭＯＤ の出力のアナ
ログ信号Ａ の送出クロックＣＬＫ２により前記入力デ
ータＤ１を読み出し出力データＤ２とする。そしてアド
レス制御手段３ が、ＦＩＦＯ ２の書込み側のデータ
Ｄ１の速度Ｖ１と読出し側の変調部ＭＯＤ の出力信号
Ａ の速度Ｖ２との差分と、前記ＦＩＦＯ ２の絶対容
量により必ず発生する送受信のアンダラン／ オーバー
ランによる受信データのエラーを無くすために，入力側
の速度Ｖ１を出力側の速度Ｖ２より大きくして、ＦＩＦ
Ｏ ２の入出力のアドレスを制御する。
【０００６】
【実施例】図２は本発明の実施例のＨＤＬＣ非同期モー
ドのディジタルデータ転送方式の変調部の前段の追加回
路の構成を示すブロック図である。図２において、ＨＤ
ＬＣ送信部の出力の送信データＤ１の伝送速度Ｖ１は例
えば６４Ｋｂ／ｓであって、変調部ＭＯＤ の出力信号
Ａ の送出速度Ｖ２の例えば有線伝送路に適した速度２
４００ｂ／ｓ よりも大きく設定される。先入れ先出し
回路ＦＩＦＯ ２は受信ＲＡＭと送信ＲＡＭ から成り
、アドレス制御手段３ は受信ＲＡＭ 側のスタートフ
ラグ検出器３１， カウンタＣＮＴ１３２， 送信ＲＡ
Ｍ 側のストップフラグ検出器３３， カウンタＣＮＴ
２３４から成る。そしてＦＩＦＯ ２の受信ＲＡＭ が
、ＨＤＬＣ送信部からクロック伝送の無い非同期モード
の速度Ｖ１のデータＤ１のみを受信すると、スタートフ
ラグ検出器３１が該データＤ１の先頭のスタートフラグ
を検出し初め、クロック抽出器１ が該データＤ１から
速度Ｖ１のクロックＣＬＫ１を抽出し、カウンタＣＮＴ
１３２が該クロックＣＬＫ１を計数する。そしてカウン
タＣＮＴ１３２の出力をアドレスとして，先入れ先出し
回路ＦＩＦＯ ２の受信ＲＡＭ に前記データＤ１を書
き込む。
ドのディジタルデータ転送方式の変調部の前段の追加回
路の構成を示すブロック図である。図２において、ＨＤ
ＬＣ送信部の出力の送信データＤ１の伝送速度Ｖ１は例
えば６４Ｋｂ／ｓであって、変調部ＭＯＤ の出力信号
Ａ の送出速度Ｖ２の例えば有線伝送路に適した速度２
４００ｂ／ｓ よりも大きく設定される。先入れ先出し
回路ＦＩＦＯ ２は受信ＲＡＭと送信ＲＡＭ から成り
、アドレス制御手段３ は受信ＲＡＭ 側のスタートフ
ラグ検出器３１， カウンタＣＮＴ１３２， 送信ＲＡ
Ｍ 側のストップフラグ検出器３３， カウンタＣＮＴ
２３４から成る。そしてＦＩＦＯ ２の受信ＲＡＭ が
、ＨＤＬＣ送信部からクロック伝送の無い非同期モード
の速度Ｖ１のデータＤ１のみを受信すると、スタートフ
ラグ検出器３１が該データＤ１の先頭のスタートフラグ
を検出し初め、クロック抽出器１ が該データＤ１から
速度Ｖ１のクロックＣＬＫ１を抽出し、カウンタＣＮＴ
１３２が該クロックＣＬＫ１を計数する。そしてカウン
タＣＮＴ１３２の出力をアドレスとして，先入れ先出し
回路ＦＩＦＯ ２の受信ＲＡＭ に前記データＤ１を書
き込む。
【０００７】ＦＩＦＯ ２の受信ＲＡＭ への速度Ｖ１
のデータＤ１の書込みが始まった時点で，送信ＲＡＭ
側のカウンタＣＮＴ２３４が、変調部ＭＯＤ からの速
度Ｖ２の信号送出用クロックＣＬＫ２をイネーブルして
該カウンタＣＮＴ２の出力をアドレスとして先の書込み
データを読み出し、変調部ＭＯＤ への速度Ｖ２の出力
データＤ２の送出をスタートさせる。ＦＩＦＯ ２の受
信ＲＡＭ の入力データＤ１の速度Ｖ１を送信ＲＡＭ
の出力データＤ２の速度Ｖ２より速く Ｖ１＞Ｖ２ に
設定してあるので、ＦＩＦＯ ２にて，入力データＤ１
が出力データＤ２より遅くなる所謂アンダーランのエラ
ーとなることは無い。入力データＤ１の書込みは、該デ
ータＤ１のストップフラグをフラグ検出器３３で検出し
た後の， 情報を含まないアイドル時のフラグ送信状態
の時も、ＦＩＦＯ ２の受信ＲＡＭ の全てが同じ所定
の同期保持用のスタートフラグ，ストップフラグ０１１
１１１１０が書き込まれているアドレス００００〜１Ｆ
ＦＦを周期的に繰り返し続ける。また、ＦＩＦＯ ２の
送信ＲＡＭ からの出力データＤ２の読出しも、書込み
と同様に、フラグ０１１１１１１０の書き込まれている
アドレス００００〜１ＦＦＦを周期的に繰り返し続ける
。そして書込み側で新たなＨＤＬＣデータのスタートフ
ラグが検出された場合、書込みクロックＣＬＫ１は再び
アドレス００００にリセットされ再スタートし受信ＲＡ
Ｍ に速度Ｖ１のデータＤ１を書き込み始める。一方、
読出し側も、前データの後のアイドル時のフラグ送出の
完結を待ち、再び送信ＲＡＭ のアドレス００００から
のデータＤ２の読み出しを再スタートする。上記の送信
側の変調部の前段に追加した追加回路によるデータＤ２
の再生により，受信側のＨＤＬＣ受信部のＨＤＬＣ受信
ＬＳＩ が、通常の速度Ｖ２のＨＤＬＣの ＮＲＺＩ
データとアイドル時のフラグからなる非同期モードの受
信データＤ２を， エラー無く受信することが可能とな
る。
のデータＤ１の書込みが始まった時点で，送信ＲＡＭ
側のカウンタＣＮＴ２３４が、変調部ＭＯＤ からの速
度Ｖ２の信号送出用クロックＣＬＫ２をイネーブルして
該カウンタＣＮＴ２の出力をアドレスとして先の書込み
データを読み出し、変調部ＭＯＤ への速度Ｖ２の出力
データＤ２の送出をスタートさせる。ＦＩＦＯ ２の受
信ＲＡＭ の入力データＤ１の速度Ｖ１を送信ＲＡＭ
の出力データＤ２の速度Ｖ２より速く Ｖ１＞Ｖ２ に
設定してあるので、ＦＩＦＯ ２にて，入力データＤ１
が出力データＤ２より遅くなる所謂アンダーランのエラ
ーとなることは無い。入力データＤ１の書込みは、該デ
ータＤ１のストップフラグをフラグ検出器３３で検出し
た後の， 情報を含まないアイドル時のフラグ送信状態
の時も、ＦＩＦＯ ２の受信ＲＡＭ の全てが同じ所定
の同期保持用のスタートフラグ，ストップフラグ０１１
１１１１０が書き込まれているアドレス００００〜１Ｆ
ＦＦを周期的に繰り返し続ける。また、ＦＩＦＯ ２の
送信ＲＡＭ からの出力データＤ２の読出しも、書込み
と同様に、フラグ０１１１１１１０の書き込まれている
アドレス００００〜１ＦＦＦを周期的に繰り返し続ける
。そして書込み側で新たなＨＤＬＣデータのスタートフ
ラグが検出された場合、書込みクロックＣＬＫ１は再び
アドレス００００にリセットされ再スタートし受信ＲＡ
Ｍ に速度Ｖ１のデータＤ１を書き込み始める。一方、
読出し側も、前データの後のアイドル時のフラグ送出の
完結を待ち、再び送信ＲＡＭ のアドレス００００から
のデータＤ２の読み出しを再スタートする。上記の送信
側の変調部の前段に追加した追加回路によるデータＤ２
の再生により，受信側のＨＤＬＣ受信部のＨＤＬＣ受信
ＬＳＩ が、通常の速度Ｖ２のＨＤＬＣの ＮＲＺＩ
データとアイドル時のフラグからなる非同期モードの受
信データＤ２を， エラー無く受信することが可能とな
る。
【０００８】
【発明の効果】以上説明した如く、本発明によれば、特
別なＨＤＬＣの非同期モード／ 同期モード変換回路を
持たず， 簡単な回路の追加により， クロック伝送の
無い非同期モードのＨＤＬＣフォーマットのディジタル
データの転送を可能とするので、通信用ＬＳＩ 間の非
同期モードのデータ転送回路の小形化とコスト低減の効
果が得られる。
別なＨＤＬＣの非同期モード／ 同期モード変換回路を
持たず， 簡単な回路の追加により， クロック伝送の
無い非同期モードのＨＤＬＣフォーマットのディジタル
データの転送を可能とするので、通信用ＬＳＩ 間の非
同期モードのデータ転送回路の小形化とコスト低減の効
果が得られる。
【図１】 本発明のＨＤＬＣ非同期モードのディジタ
ルデータ転送方式の基本構成を示す原理図
ルデータ転送方式の基本構成を示す原理図
【図２】 本発明の実施例のＨＤＬＣ非同期モードの
ディジタルデータ転送方式のブロック図
ディジタルデータ転送方式のブロック図
【図３】 従来のＨＤＬＣ非同期モードのディジタル
データ転送方式のブロック図である。
データ転送方式のブロック図である。
１はクロック抽出器、２は先入れ先出し回路ＦＩＦＯ、
３ はアドレス制御手段、３１はスタートフラグ検出器
、３２は入力側のカウンタＣＮＴ１、３３はストップフ
ラグ検出器、３４は出力側のカウンタＣＮＴ２である。
３ はアドレス制御手段、３１はスタートフラグ検出器
、３２は入力側のカウンタＣＮＴ１、３３はストップフ
ラグ検出器、３４は出力側のカウンタＣＮＴ２である。
Claims (1)
- 【請求項１】 送信側はＨＤＬＣデータのみＮＲＺＩ
符号に変換し各データ間のアイドル時を所定フラグで満
たし変調して送信し， 受信側は受信信号を復調してＨ
ＤＬＣデータのみ受信する非同期モードのデータ転送方
式において、送信側の変調部の前段に前記ＨＤＬＣ非同
期モードの送信データ（Ｄ１）を受信しその受信データ
からクロック（ＣＬＫ１）を抽出するクロック抽出器（
１） と、該クロック抽出器が抽出したクロック（ＣＬ
Ｋ１）により前記送信データ（Ｄ１）を入力し後段の変
調部の出力（Ａ）の送出用クロック（ＣＬＫ２）により
前記入力したデータ（Ｄ１）を読み出して出力する先入
れ先出し回路ＦＩＦＯ（２）とを追加し、且つ前記入力
データ（Ｄ１）の速度（Ｖ１）を該変調部の出力の送出
速度（Ｖ２）より大きく選び両速度の差分と前記ＦＩＦ
Ｏの絶対容量とにより発生する送受信のアンダラン／
オーバーランによる受信データのエラーを無くすよう該
ＦＩＦＯの書込み読出しのアドレスを制御するアドレス
制御手段（３）を具えることを特徴としたＨＤＬＣ非同
期モードのディジタルデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3021752A JPH04260254A (ja) | 1991-02-15 | 1991-02-15 | Ｈｄｌｃ非同期モードのディジタルデータ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3021752A JPH04260254A (ja) | 1991-02-15 | 1991-02-15 | Ｈｄｌｃ非同期モードのディジタルデータ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04260254A true JPH04260254A (ja) | 1992-09-16 |
Family
ID=12063797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3021752A Withdrawn JPH04260254A (ja) | 1991-02-15 | 1991-02-15 | Ｈｄｌｃ非同期モードのディジタルデータ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04260254A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6790116B2 (en) | 2000-04-05 | 2004-09-14 | Nec Corporation | Radio communication apparatus and radio frequency correcting method |
| EP2116938B1 (en) * | 2004-06-30 | 2012-03-21 | Fujitsu Limited | Operation apparatus and control method |
| JP2014087568A (ja) * | 2012-10-31 | 2014-05-15 | Universal Entertainment Corp | 通信用ｌｓｉ及び遊技機 |
-
1991
- 1991-02-15 JP JP3021752A patent/JPH04260254A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6790116B2 (en) | 2000-04-05 | 2004-09-14 | Nec Corporation | Radio communication apparatus and radio frequency correcting method |
| EP2116938B1 (en) * | 2004-06-30 | 2012-03-21 | Fujitsu Limited | Operation apparatus and control method |
| JP2014087568A (ja) * | 2012-10-31 | 2014-05-15 | Universal Entertainment Corp | 通信用ｌｓｉ及び遊技機 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |