JPS6326136A - デ−タ信号変換方式 - Google Patents
デ−タ信号変換方式Info
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- JPS6326136A JPS6326136A JP61170349A JP17034986A JPS6326136A JP S6326136 A JPS6326136 A JP S6326136A JP 61170349 A JP61170349 A JP 61170349A JP 17034986 A JP17034986 A JP 17034986A JP S6326136 A JPS6326136 A JP S6326136A
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- 238000001514 detection method Methods 0.000 claims abstract description 11
- 238000013075 data extraction Methods 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 8
- 239000000284 extract Substances 0.000 claims description 6
- 230000005540 biological transmission Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 15
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 6
- 238000004891 communication Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
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- 238000000605 extraction Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Landscapes
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
交換機より送られた高速のデータ信号を、データ変換回
路のパターンメモリに収容されたデータ信号フレームパ
ターンにより、端末データの抽出及び端末データ速度へ
の変換と、同期パターンの検出を行うものである。
路のパターンメモリに収容されたデータ信号フレームパ
ターンにより、端末データの抽出及び端末データ速度へ
の変換と、同期パターンの検出を行うものである。
本発明は交換機とデータ端末を接続するターミナルアダ
プタのデータ変換回路に関わり、データ信号変換方式の
改良に関する。
プタのデータ変換回路に関わり、データ信号変換方式の
改良に関する。
ディジタル総合サービス網（ＩＳＤＮ）に使われる交換
機とデータ端末とを接続するターミナルアダプタは、Ｃ
ＣＩＴＴの勧告Ｘ３０に従うデータ信号の伝送方式を使
用している。
機とデータ端末とを接続するターミナルアダプタは、Ｃ
ＣＩＴＴの勧告Ｘ３０に従うデータ信号の伝送方式を使
用している。
第３図はディジタル総合サービス網の端末接続説明図で
あり、第４図はデータ信号の速度及び形式変換の説明図
である。
あり、第４図はデータ信号の速度及び形式変換の説明図
である。
第３図、第４図において、交換機１から送られる６４Ｋ
ＢＰＳのバイポーラ方式（ＡＭ１方式）のデータ信号は
、ターミナルアダプタ２の信号方式変換回路２１により
、第２図の（Ａ）に示す単流方式のデータ信号形式でＡ
点に出力される。
ＢＰＳのバイポーラ方式（ＡＭ１方式）のデータ信号は
、ターミナルアダプタ２の信号方式変換回路２１により
、第２図の（Ａ）に示す単流方式のデータ信号形式でＡ
点に出力される。
該信号の各オクテツト（８ビツト）の第１ビツトは本デ
ータ端末に対するデータ信号であり、データ変換回路２
２の内部のＢ点で変換され、第４図の（Ｂ）に示す８
ＫＢＰＳの速度のデータ信号となる。
ータ端末に対するデータ信号であり、データ変換回路２
２の内部のＢ点で変換され、第４図の（Ｂ）に示す８
ＫＢＰＳの速度のデータ信号となる。
このデータ信号は、第５図のデータ信号フレームの説明
図に示す如（、ビットＢ１〜Ｂ８からなるオクテツトが
１０オクテツト集まり、８０ビツトで１フレームを形成
している。第１オクテツトの論理値０の８ビツト及び第
２から第１０オクテツトのビットＢ１の論理値１は同期
パターンを表し、フレーム中のＳは制御信号を、ビット
ａ１〜ａ８からｆ１〜ｆ８はデータを、第６オクテツト
のビット８２〜Ｂ４は端末速度を表している。
図に示す如（、ビットＢ１〜Ｂ８からなるオクテツトが
１０オクテツト集まり、８０ビツトで１フレームを形成
している。第１オクテツトの論理値０の８ビツト及び第
２から第１０オクテツトのビットＢ１の論理値１は同期
パターンを表し、フレーム中のＳは制御信号を、ビット
ａ１〜ａ８からｆ１〜ｆ８はデータを、第６オクテツト
のビット８２〜Ｂ４は端末速度を表している。
データ変換回路２２は前記データ信号フレームから端末
データ、同期パターン等を分離し、データ端末３に必要
なキャラクタ信号を第４図の（Ｃ）の如く編成して０点
に出力し、端末制御回路２３に送り、データ端末を起動
させ、該キャラクタ信号を直列にデータ端末３に伝送さ
せる。
データ、同期パターン等を分離し、データ端末３に必要
なキャラクタ信号を第４図の（Ｃ）の如く編成して０点
に出力し、端末制御回路２３に送り、データ端末を起動
させ、該キャラクタ信号を直列にデータ端末３に伝送さ
せる。
第６図は従来例のデータ信号変換方式のブロック図であ
る。
る。
第６図において、第４図の（Ａ）に示される、信号方式
変換回路２１の６４ＫＢＰＳの出力は、データ形式変換
回路２２１により第４図の（Ｂ）に示される８ＫＢＰＳ
のデータ信号形式に変換され、分解用制御信号発生回路
２２５の制御により、第５図に示すデータ信号フレーム
の８０ビツトを収容する８０のフリップフロップを有す
るシフトレジスタ２２２に蓄積される。
変換回路２１の６４ＫＢＰＳの出力は、データ形式変換
回路２２１により第４図の（Ｂ）に示される８ＫＢＰＳ
のデータ信号形式に変換され、分解用制御信号発生回路
２２５の制御により、第５図に示すデータ信号フレーム
の８０ビツトを収容する８０のフリップフロップを有す
るシフトレジスタ２２２に蓄積される。
データ信号フレームのビットａ１〜ａ８からｆ１〜ｆ８
を収容した、シフトレジスタ２２２の４８のフリップフ
ロップからの出力は、線２５０により、端末データ抽出
回路２２３に並列に接続されいる。
を収容した、シフトレジスタ２２２の４８のフリップフ
ロップからの出力は、線２５０により、端末データ抽出
回路２２３に並列に接続されいる。
また、データ信号フレームの同期パターンに対応するビ
ットを収容した１７のフリップフロップからの出力は、
線２５１により、同期パターン検出回路２２４に並列に
接続されている。
ットを収容した１７のフリップフロップからの出力は、
線２５１により、同期パターン検出回路２２４に並列に
接続されている。
分解用制御信号発生回路２２５はシフトレジスタ２２２
の蓄積が完了すると、同期パターン検出回路２２４に制
御信号Ｓ１を送り、１７本の入力から同期パターンを検
出させる。同期パターンが異常の場合は制御部２４に同
期はづれを示す信号が送られ同期再生が行われる。
の蓄積が完了すると、同期パターン検出回路２２４に制
御信号Ｓ１を送り、１７本の入力から同期パターンを検
出させる。同期パターンが異常の場合は制御部２４に同
期はづれを示す信号が送られ同期再生が行われる。
また、制御信号Ｓ２が端末データ抽出回路２２３に送ら
れ、端末データ抽出回路２２３は４８本の入力から端末
データを抽出しキャラクタ信号を作成する。
れ、端末データ抽出回路２２３は４８本の入力から端末
データを抽出しキャラクタ信号を作成する。
即ち、シフトレジスタ２２２に蓄積されたデータ信号フ
レームのビットａ１〜ａ８からｆ１〜ｒ８の情報を、第
４図（Ｃ）に示すキャラクタからなる信号形式に変換し
、４８００ＢＰＳの速度で端末制御回路２３に伝送する
。
レームのビットａ１〜ａ８からｆ１〜ｒ８の情報を、第
４図（Ｃ）に示すキャラクタからなる信号形式に変換し
、４８００ＢＰＳの速度で端末制御回路２３に伝送する
。
端末制御回路２３はデータ端末３を起動し、キャラクタ
信号を直列で伝送し、データ通信が行われる。
信号を直列で伝送し、データ通信が行われる。
従来のデータ信号変換方式にあっては、データ信号フレ
ームの８０ビツトを、全部ハードで構成されたシフトレ
ジスタ２２２に蓄積するため、回路が大きく、また端末
データ抽出回路２２３及び同期パターン検出回路２２４
とシフトレジスタ２２２間の結線も多く経済的な方式に
ならぬ問題点がある。
ームの８０ビツトを、全部ハードで構成されたシフトレ
ジスタ２２２に蓄積するため、回路が大きく、また端末
データ抽出回路２２３及び同期パターン検出回路２２４
とシフトレジスタ２２２間の結線も多く経済的な方式に
ならぬ問題点がある。
第１図において、１は交換機、３はデータ端末、２は交
換機１とデータ端末３を接続するターミナルアダプタで
ある。
換機１とデータ端末３を接続するターミナルアダプタで
ある。
２１は交換機１より送られるバイポーラ方式の高速デー
タ信号を、単流方式のデータ信号に変換する信号方式変
換回路、２２１は信号方式変換回路２１の出力を受け、
更にデータ信号フレーム形式に変摸するデータ形式変換
回路、２２３はデータ信号フレームから端末データを抽
出する端末データ抽出回路、２２４はデータ信号フレー
ムから同期パターンを検出する同期パターン検出回路、
２３は端末データを受信してデータ端末３を起動し、デ
ータ通信を行わせる端末制御回路である。
タ信号を、単流方式のデータ信号に変換する信号方式変
換回路、２２１は信号方式変換回路２１の出力を受け、
更にデータ信号フレーム形式に変摸するデータ形式変換
回路、２２３はデータ信号フレームから端末データを抽
出する端末データ抽出回路、２２４はデータ信号フレー
ムから同期パターンを検出する同期パターン検出回路、
２３は端末データを受信してデータ端末３を起動し、デ
ータ通信を行わせる端末制御回路である。
２２６は本発明に関わり、制御信号発生回路２２８の発
生するクロックを受けてデータ信号フレームの伝送に同
期してアドレスを発生する本発明のカウンタ２２７のア
ドレス指定により、収容されたデータ信号フレームパタ
ーンに従い、端末データの抽出を指示する制御信号Ｓ３
と同期パターンの検出を指示する制御信号Ｓ４とを送出
するパターンメモリである。
生するクロックを受けてデータ信号フレームの伝送に同
期してアドレスを発生する本発明のカウンタ２２７のア
ドレス指定により、収容されたデータ信号フレームパタ
ーンに従い、端末データの抽出を指示する制御信号Ｓ３
と同期パターンの検出を指示する制御信号Ｓ４とを送出
するパターンメモリである。
パターンメモリ２２６には、データ信号フレームの８０
ビツトに応じたアドレスに、端末データや同期パターン
等に対応するパターンが収容されており、制御信号発生
回路２２８の発生するクロックを受けてカウンタ２２７
がデータ信号フレームの伝送に同期してアドレスを発生
すると、パターンメモｌ７２２６から、データ信号フレ
ームの端末データに関するアドレスのときは制御信号Ｓ
３が送出され、また同期パターンに関するアドレスのと
きは制御信号Ｓ４が送出される。
ビツトに応じたアドレスに、端末データや同期パターン
等に対応するパターンが収容されており、制御信号発生
回路２２８の発生するクロックを受けてカウンタ２２７
がデータ信号フレームの伝送に同期してアドレスを発生
すると、パターンメモｌ７２２６から、データ信号フレ
ームの端末データに関するアドレスのときは制御信号Ｓ
３が送出され、また同期パターンに関するアドレスのと
きは制御信号Ｓ４が送出される。
端末データ抽出回路２２３は制御信号Ｓ３を受けてデー
タ信号フレームから端末データを抽出し、同期パターン
検出回路２２４は制御信号Ｓ４を受けて同期パターンを
検出する。
タ信号フレームから端末データを抽出し、同期パターン
検出回路２２４は制御信号Ｓ４を受けて同期パターンを
検出する。
かくして、安価なメモリ素子を使用した小型の装置で、
経済的なデータ信号変換方式が実現できる。
経済的なデータ信号変換方式が実現できる。
以下図示実施例により本発明を具体的に説明する。
第１図は本発明の実施例のデータ信号変換方式のブロッ
ク図であり、第２図はパターンメモリのパターンの説明
図である。第３図は交換機と端末の接続を示すディジタ
ル総合サービス網の端末接続図、第４図は第３図のター
ミナルアダプタ２の各部におけるデータ形式を示したデ
ータ信号の速度及び形式変換の説明図、第５図はデータ
信号フレームの説明図である。企図を通じ同一符号は同
一対象物を示す。
ク図であり、第２図はパターンメモリのパターンの説明
図である。第３図は交換機と端末の接続を示すディジタ
ル総合サービス網の端末接続図、第４図は第３図のター
ミナルアダプタ２の各部におけるデータ形式を示したデ
ータ信号の速度及び形式変換の説明図、第５図はデータ
信号フレームの説明図である。企図を通じ同一符号は同
一対象物を示す。
第２図のパターンメモリのパターンの説明図はパターン
メモリ２２６の内容を示している。
メモリ２２６の内容を示している。
即ち、データ信号フレームの８０ビツトはデータ欄に示
すように８０のアドレスの順番に並べられ、アドレスの
歩進とデータ信号フレームのビットの送出は同期がとら
れている。
すように８０のアドレスの順番に並べられ、アドレスの
歩進とデータ信号フレームのビットの送出は同期がとら
れている。
データ信号フレームの第１オクテツトと第２〜第１０オ
クテツトのビットＢ１が形成する同期パターンに関する
アドレスのビットＤ１とＤ２には論理値１が記録され、
データ信号フレームのビットａ１〜ａ８からｆ１〜ｆ８
に存在する端末データに関するアドレスのビットＤ３に
は論理値１が記録されている。
クテツトのビットＢ１が形成する同期パターンに関する
アドレスのビットＤ１とＤ２には論理値１が記録され、
データ信号フレームのビットａ１〜ａ８からｆ１〜ｆ８
に存在する端末データに関するアドレスのビットＤ３に
は論理値１が記録されている。
制御信号発生回路２２８からクロックが発生されカウン
タ２２７からアドレスがパターンメモリ２２６に送られ
てアドレスの歩進が始まると、端末データに関するアド
レスが歩進されるときは制御信号Ｓ３が、同期パターン
に関するアドレスが歩進されるときは制御信号Ｓ４がパ
ターンメモリ２２６から送出される。
タ２２７からアドレスがパターンメモリ２２６に送られ
てアドレスの歩進が始まると、端末データに関するアド
レスが歩進されるときは制御信号Ｓ３が、同期パターン
に関するアドレスが歩進されるときは制御信号Ｓ４がパ
ターンメモリ２２６から送出される。
第１図において、データ形式変換回路２２１から第４図
の（Ｂ）の形式で、第５図のデータ信号フレームが送出
され、端末データ抽出回路２２３と同期パターン検出回
路２２４に受信されている。
の（Ｂ）の形式で、第５図のデータ信号フレームが送出
され、端末データ抽出回路２２３と同期パターン検出回
路２２４に受信されている。
端末データ抽出回路２２３は制御信号Ｓ３を受信したと
きのみデータ信号を受信してデータ信号フレームから端
末データを抽出し、第４図（Ｃ）に示す如きキャラクタ
信号に厖成して端末制御回路２３に送出する。端末制御
回路２３はデータ端末３を起動し、キャラクタ信号を直
列に伝送してデータ通信を行わせる。
きのみデータ信号を受信してデータ信号フレームから端
末データを抽出し、第４図（Ｃ）に示す如きキャラクタ
信号に厖成して端末制御回路２３に送出する。端末制御
回路２３はデータ端末３を起動し、キャラクタ信号を直
列に伝送してデータ通信を行わせる。
同期パターン検出回路２２４は制御信号Ｓ４を受信した
ときのみデータ信号を受信して同期パターンを検出し、
正常でない場合は制御部２４に同期はづれを示す信号を
送り同期再生を行わせる。
ときのみデータ信号を受信して同期パターンを検出し、
正常でない場合は制御部２４に同期はづれを示す信号を
送り同期再生を行わせる。
以上説明した如く本発明にあっては、大型のシフトレジ
スタを設けず、低度で小型のメモリ素子を使用すること
により、データ信号フレームを蓄積することなく、所要
の端末データを作成出来、また同期パターンも検出出来
るので、小型の装置で経済的なデータ信号変換方式が実
現出来る。
スタを設けず、低度で小型のメモリ素子を使用すること
により、データ信号フレームを蓄積することなく、所要
の端末データを作成出来、また同期パターンも検出出来
るので、小型の装置で経済的なデータ信号変換方式が実
現出来る。
第１図は本発明の実施例のデータ信号変換方式のブロッ
ク図、 第２図はパターンメモリのパターンの説明図、第３図は
ディジタル総合サービス網の端末接続説明図、 第４図はデータ信号の速度及び形式変換の説明図、 第５図はデータ信号フレームの説明図、第６図は従来例
のデータ信号変換方式のブロック図である。 図において、 １は交換機、 ２はターミナルアダプタ、 ３はデータ端末、 ２１は信号方式変換回路、 ２２はデータ変換回路、 ２３は端末制御回路、 ２４は制御部、 ２２１はデータ形式変換回路、 ２２３は端末データ抽出回路、 ２２４は同期パターン検出回路、 ２２６ はパターンメモリミ ２２７はカウンタ、 ２２８は制御信号発生回路を示す。
ク図、 第２図はパターンメモリのパターンの説明図、第３図は
ディジタル総合サービス網の端末接続説明図、 第４図はデータ信号の速度及び形式変換の説明図、 第５図はデータ信号フレームの説明図、第６図は従来例
のデータ信号変換方式のブロック図である。 図において、 １は交換機、 ２はターミナルアダプタ、 ３はデータ端末、 ２１は信号方式変換回路、 ２２はデータ変換回路、 ２３は端末制御回路、 ２４は制御部、 ２２１はデータ形式変換回路、 ２２３は端末データ抽出回路、 ２２４は同期パターン検出回路、 ２２６ はパターンメモリミ ２２７はカウンタ、 ２２８は制御信号発生回路を示す。
Claims (1)
- 【特許請求の範囲】 交換機（１）とデータ端末（３）とを接続するターミナ
ルアダプタ（２）において、 交換機（１）より送られるバイポーラ方式の高速データ
信号を、単流方式のデータ信号に変換する信号方式変換
回路（２１）の出力を受け、更にデータ信号フレーム形
式に変換するデータ形式変換回路２２１と、前記データ
信号フレームから端末データを抽出する端末データ抽出
回路２２３と、同期パターンを検出する同期パターン検
出回路２２４とを有するデータ変換回路（２２）に、 端末データを抽出し、端末データ速度への変換を行い、
同期パターンを検出するようにするデータ信号フレーム
パターンを収容するパターンメモリ（２２６）と、 前記パターンメモリ（２２６）のアドレスを指示するカ
ウンタ（２２７）とを設けたことを特徴とするデータ信
号変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61170349A JPS6326136A (ja) | 1986-07-18 | 1986-07-18 | デ−タ信号変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61170349A JPS6326136A (ja) | 1986-07-18 | 1986-07-18 | デ−タ信号変換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6326136A true JPS6326136A (ja) | 1988-02-03 |
Family
ID=15903281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61170349A Pending JPS6326136A (ja) | 1986-07-18 | 1986-07-18 | デ−タ信号変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6326136A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01296735A (ja) * | 1988-05-24 | 1989-11-30 | Nec Corp | フレーム同期用回路 |
| JPH02166939A (ja) * | 1988-12-21 | 1990-06-27 | Matsushita Electric Ind Co Ltd | データサンプリングクロック生成装置 |
-
1986
- 1986-07-18 JP JP61170349A patent/JPS6326136A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01296735A (ja) * | 1988-05-24 | 1989-11-30 | Nec Corp | フレーム同期用回路 |
| JPH02166939A (ja) * | 1988-12-21 | 1990-06-27 | Matsushita Electric Ind Co Ltd | データサンプリングクロック生成装置 |
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