JP2860475B2

JP2860475B2 - Ａｔｍセルのモニタ記録装置

Info

Publication number: JP2860475B2
Application number: JP9048381A
Authority: JP
Inventors: 秀之戸田
Original assignee: Ando Electric Co Ltd
Current assignee: Ando Electric Co Ltd
Priority date: 1997-02-17
Filing date: 1997-02-17
Publication date: 1999-02-24
Anticipated expiration: 2017-02-17
Also published as: JPH10233785A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、パーソナル・コ
ンピュータ（以下、パソコンという）、ワークステーシ
ョンなどのユーザ側端末装置とＤＳＵ（Digital Servic
e Unit: 回線終端装置）、ＡＴＭ（非同期転送モード）
スイッチなどの網側装置との間のＡＴＭ回線を通してユ
ーザ側端末装置から伝送されるＡＴＭセルの異常を測定
するために、この伝送中のＡＴＭセルを一旦大容量のＤ
ＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）
に高速ページ・モードで記憶するようにしたＡＴＭセル
のモニタ記録装置に関する。

【０００２】

【従来の技術】通信技術の発達に伴い、コンピュータ・
ネットワークなどのデータ通信やファクシミリなどの画
像通信を扱う情報ネットワークが求められ、ユーザは種
々の通信サービスを選択して利用可能になってきてい
る。このような時代の要請に対応できるように、音声、
データ、静止画像などを扱うＮ−ＩＳＤＮ（狭帯域ＩＳ
ＤＮ）に加えて、最近ではテレビ会議などのマルチメデ
ィア通信端末などの取り扱いも可能となるＢ−ＩＳＤＮ
（広帯域ＩＳＤＮ）の標準化が進められている。このＢ
−ＩＳＤＮの構築により、低速から高速までの種々の情
報メディアを自在に組み合わせて、交換可能となり、高
度な情報化社会が実現が可能となる。

【０００３】このＢ−ＩＳＤＮで扱うＡＴＭでは、ＡＴ
Ｍのデータ単位を５３バイトのＡＴＭセルとし、ヘッダ
５バイト、情報フィールド４８バイトとしてユーザ側端
末装置からＡＴＭ回線を通してＡＴＭ交換機などの網側
装置に伝送している。このＡＴＭセルの伝送に際して、
ＡＴＭ回線が光ファイバや金属電線（同軸ケーブルな
ど）が用いられ、これらの情報伝達媒体の違いによる接
続部位での不整合などによる信号の乱れ、その他の事情
によりＡＴＭセルのデータに障害が生じたりするため
に、高品位の情報伝送を行う必要上、ＡＴＭ回線にＡＴ
Ｍセルの伝送中にエラーが発生しているか、否かをモニ
タする必要がある。

【０００４】このモニタを行うために、従来は、ユーザ
側端末装置と網側装置との間に接続され、ＡＴＭセルを
伝送するＡＴＭ回線に回線モニタ装置を接続し、ＡＴＭ
回線に伝送されるＡＴＭセルをモニタし、そのモニタの
結果をメモリに保持し、ＡＴＭセルにエラーが発生して
いると、メモリに保持されているデータを計測装置で計
測してエラーの解析を行い、エラーの発生原因に対して
対処するようにしている。従来、この回線モニタ装置に
使用されるメモリは、ＡＴＭ回線に伝送されるデータが
１５０Ｍビット／秒（ｂｐｓ）以上の高速であり、その
高速性に対処できるべく、高速ＳＲＡＭ（スタティック
・ランダム・アクセス・メモリ）が使用されている。こ
の高速ＳＲＡＭは、周知のように、４個のＭＯＳＦＥＴ
により２組のフリップ・フロップで構成し、さらに行ア
ドレスまたは列アドレス選択用の２個のＭＯＳＦＥＴが
付加されている。

【０００５】

【発明が解決しようとする課題】このＳＲＡＭは
「１」、「０」という情報の高速動作が可能であり、メ
モリをアクセスするＭＰＵ（マイクロ・プロセッシング
・ユニット）の高速化にも対応できる反面、１ビット当
たりのコストが高価であることに加えて、記憶容量がＤ
ＲＡＭの１／４しか得られず、大容量のメモリ構成とす
るには、非常に高価になり、したがって、記憶容量の大
容量化が困難である上に、大容量化のためには素子数が
増して、実装面積が大きく、装置の小型化が困難である
などの課題があった。

【０００６】この発明は、上記従来の課題を解決するた
めになされたものであり、ＳＲＡＭに対して４倍の記憶
容量が可能であり、コストが低く、実装面積を小さくで
きるＤＲＡＭを使用でき、ＤＲＡＭのリフレッシュ制御
も比較的単純な回路構成とすることができるＡＴＭセル
のモニタ記録装置を提供することを目的とする。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、この発明のＡＴＭセルのモニタ記録装置は、ユーザ
側端末装置１からＡＴＭ回線３を通して網側装置２に伝
送するＡＴＭセルを入力してシリアル・データとして出
力するとともに、このＡＴＭセルの物理レイヤのエラー
などの検出時にエラー情報を出力するインタフェース回
路４ａと、前記インタフェース回路４ａのシリアル・デ
ータの出力を入力して前記ＡＴＭセルの境界を判別して
１セル単位でデータを区切ってパラレル・データに変換
し、かつ前記ＡＴＭセルにエラーが発生するとエラー情
報を出力するセル同期回路４ｂと、前記セル同期回路４
ｂから出力される前記パラレル・データを蓄積してタイ
ミング発生回路４ｆから出力されるタイミング信号で前
記パラレル・データのデータ・レートよりも高いデータ
・レートのパラレル・データに変換し、このパラレル・
データ間に空き時間を生成させて出力するＦＩＦＯメモ
リ４ｃと、前記タイミング発生回路４ｆから出力される
タイミング信号により前記ＡＴＭセルの受信時刻情報お
よびタイムスタンプを発生する時刻情報発生回路４ｅ
と、前記タイミング発生回路４ｆから出力されるタイミ
ング信号によりＤＲＡＭ４ｇへ高速ページ・モードで書
き込むためのアドレス信号を発生するアドレス発生回路
４ｄと、前記タイミング発生回路４ｆから出力されるタ
イミング信号により時分割的に作動して，前記ＦＩＦＯ
メモリ４ｃから出力されるパラレル・データに前記受信
時刻情報と、前記インタフェース回路４ａおよび前記セ
ル同期回路４ｂから出力される各エラー情報とを付加し
て前記アドレス発生回路４ｄから出力されるアドレス信
号で指定された前記ＤＲＡＭ４ｇのアドレスに書き込む
スイッチ手段４ｈと、前記ＦＩＦＯメモリ４ｃから出力
されるパラレル・データの所定数サイクルごとに前記パ
ラレル・データ間の空き時間に前記ＤＲＡＭ４ｇをリフ
レッシュするリフレッシュ手段６と、を備えることを特
徴とする。

【０００８】

【発明の実施の形態】次に、この発明のＡＴＭセルのモ
ニタ記録装置の実施の形態について図面に基づき説明す
る。図１はこの発明の一実施の形態が適用されるＡＴＭ
ネットワークの原理的構成を示すブロック図であり、図
２はこの一実施の形態の詳細な構成を示すブロック図で
ある。まず、この一実施の形態が適用されるＡＴＭネッ
トワークにおける位置づけの理解を容易にするために、
図１によりＡＴＭネットワークの概略から説明する。

【０００９】図１において、ＡＴＭ端末装置であるユー
ザ側端末装置１としては、たとえば、ルータ、ワークス
テーション、パソコンなどが適用され、これらのユーザ
側端末装置１とＡＴＭ交換機などの網側装置２との間に
はＡＴＭ回線３が接続されている。ユーザ側端末装置１
からの伝送情報を固定長のＡＴＭセル５に分解してＡＴ
Ｍ回線３を通して網側装置３にたとえば、１５５．５２
Ｍビット／秒の高速で伝送される。このＡＴＭセル５は
ＨＥＣ（ヘッダ・エラー・コントロール）１バイトを含
む５バイトの宛て先など制御情報を示すヘッダと、４８
ビットのペイロード（情報フィールド）とから構成され
ている。

【００１０】このようなデータ記録フォーマットを有す
るＡＴＭセル５を１５０Ｍビット／秒以上の高速で各ユ
ーザ側端末装置１から前記ＡＴＭ回線３を通して網側装
置２に伝送し、網側装置２において、各ユーザ側端末装
置１から伝送されてくるＡＴＭセル５のヘッダをもとに
ＳＤＨ（同期ディジタル・ハイ・アラーキ）にしたがっ
て多重化して図示されていないが、次の網側装置に伝送
する。このように、ユーザ側端末装置１と網側装置２と
の間で高品位のデータ伝送を行うために、ＡＴＭ回線３
におけるＡＴＭセル５に障害の発生の有無を検出するた
めに、モニタ記録装置４がＡＴＭ回線５に接続されてい
る。

【００１１】このモニタ記録装置４の内部構成は図２に
示されている。この図２において、前記ユーザ側端末装
置１と網側装置２との間に接続されたＡＴＭ回線３にモ
ニタ記録装置４内のインタフェース回路４ａの入力端が
接続され、このインタフェース回路４ａにＡＴＭ回線３
に伝送されるＡＴＭセル５のデータが入力される。ＡＴ
Ｍ回線３は金属電線（同軸ケーブルなど）あるいは光フ
ァイバなどの所定の伝送媒体が使用され、インタフェー
ス回路４ａはモニタ記録装置４の内部の処理に対応する
信号に変換し、かつ伝送媒体に対応するインタフェース
機能を有し、ＡＴＭ回線３に伝送されるＡＴＭセル５の
データをシリアル・データでセル同期回路４ｂに出力す
るとともに、ＡＴＭ回線３の伝送媒体による不整合など
に起因するエラー情報を発生した場合には、このエラー
情報を後述するスイッチ手段４ｈの固定端子４ｈ３に出
力する。

【００１２】セル同期回路４ｂはインタフェース回路４
ａからのシリアル・データを入力することにより、ＡＴ
Ｍセル５の境界を検出して１セル単位でデータを区切
り、たとえば、クロック周波数１９．４４ＭＨｚで８ビ
ットのパラレル・データに変換して、ＦＩＦＯメモリ４
ｃに出力する。さらに、このセル同期回路４ｂはインタ
フェース回路４ａからのシリアル・データを入力するこ
とにより、ＡＴＭセル５のヘッダにエラーが発生してい
ると、エラー情報を前記スイッチ手段４ｈの固定端子４
ｈ３に出力する。

【００１３】ＦＩＦＯメモリ４ｃでは、この８ビットの
パラレル・データを同じくクロック周波数１９．４４Ｍ
Ｈｚで、タイミング発生回路４ｆからのタイミング信号
で１６ビットのパラレル・データに変換して圧縮するこ
とにより、各データ間に時間的な隙間（空き時間）を生
成する。アドレス発生回路４ｄはタイミング発生回路４
ｆからのタイミング信号を入力して、高速ページ・モー
ドを利用して、ＦＩＦＯメモリ４ｃから出力されるデー
タをＤＲＡＭ４ｇに書き込むためにＤＲＡＭ４ｇのアド
レスを指定するアドレス信号を発生してこのＤＲＡＭ４
ｇに転送する。また、時刻情報発生回路４ｅは前記タイ
ミング発生回路４ｆからのタイミング信号によりタイム
スタンプを発生し、かつＡＴＭセル５のデータの受信時
刻情報を発生して、スイッチ手段４ｈの固定端子４ｈ２
に時刻情報を出力して、この時刻情報をＦＩＦＯメモリ
４ｃから出力される各データの後部に付加できるように
している。スイッチ手段４ｈは図２では説明の都合上、
機能的に機械的スイッチの構成で示されているが、実際
には無接点式の電子スイッチであり、前記タイミング発
生回路４ｆから出力されるタイミング信号が可動端子４
ｈ０に印加されると、時分割的にこの可動端子４ｈ０が
固定端子４ｈ１〜４ｈ３の方向に順次切り換わり、再び
固定端子４ｈ３から固定端子４ｈ１の方向に切り換わる
動作が循環する機能を有している。

【００１４】スイッチ手段４ｈの可動端子４ｈ０はＤＲ
ＡＭ４ｇに接続されている。このＤＲＡＭ４ｇは周知の
ように、その１メモリ素子がＭＯＳ−ＦＥＴ１個とコン
デンサとによる簡単な構成で、しかも前記ＳＲＡＭより
記憶容量が大きく、かつ安価であり、実装面積を小さく
することができる利点を有している。しかし、その反
面、ＳＲＡＭよりもアクセス時間が遅い点と、リフレッ
シュが必要であるという欠点を有するが、この発明で
は、このアクセス時間の遅い点を克服するために、後述
するように、高速ページ・モードを利用してデータの書
き込みを行うようにしている。また、ＤＲＡＭ４ｇのリ
フレッシュに関しては、受信したＡＴＭセル５のデータ
をＦＩＦＯメモリ４ｃに一旦記憶させて８ビットのパラ
レル・データから１６ビットのパラレル・データに変換
して圧縮し、このパラレル・データの各データ間に時間
的な隙間を生成させ、この隙間のうちの所定のサイクル
ごと、たとえば４サイクルごとにリフレッシュ手段６に
よりリフレッシュを行うようにして、リフレッシュ制御
の簡略化を期するように構成している。なお、ＤＲＡＭ
４ｇには、図示されていないが、計測装置が接続可能に
なっており、この計測装置によりＦＩＦＯメモリ４ｇに
記憶されたＡＴＭセルのデータに障害がある場合にその
障害の解析を行い、障害に対する処置を講じることがで
きるように構成されている。

【００１５】次に、以上のように構成されたこの一実施
の形態の動作について図３のタイミング・チャートを参
照して説明する。まず、ユーザ側端末装置１からＡＴＭ
回線３を通して網側装置２にＡＴＭセル５がたとえば、
１５５．５２Ｍビット／秒の速度でシリアルに伝送され
ると、図３（ａ）に示すようにこのＡＴＭセル５のデー
タが図２のモニタ記録装置４のインタフェース回路４ａ
に入力され、このインタフェース回路４ａでモニタ記録
装置４内の信号の処理に適する信号に変換するととも
に、ＡＴＭセル５の物理レイヤのエラーの有無を検出
し、エラーが発生していると、エラー情報をスイッチ手
段４ｈの固定端子４ｈ３に転送する。また、図３（ｂ）
に示すように、インタフェース回路４ａはＡＴＭセル５
のデータをクロック周波数１９．４４ＭＨｚで、シリア
ル・データとしてセル同期回路４ｂに出力する。

【００１６】セル同期回路４ｂは、インタフェース回路
４ａからのシリアル・データを入力すると、ＡＴＭセル
中のＨＥＣを見つけて１セル単位でデータを区切り、１
セル単位ごとにトリガ判定を行って各セルごとにヘッダ
・エラーなどのエラーの発生の有無を検出し、エラーが
発生していると、エラー情報をスイッチ手段４ｈの固定
端子４ｈ３に転送する。また、セル同期回路４ｂでは、
クロック周波数１９．４４ＭＨｚで、シリアル・データ
を８ビットのパラレル・データに変換して、この８ビッ
トのパラレル・データをＦＩＦＯメモリ４ｃに出力す
る。

【００１７】一方、タイミング発生回路４ｆからタイミ
ング信号がＦＩＦＯメモリ４ｃ、アドレス発生回路４
ｄ、時刻情報発生回路４ｅ、スイッチ手段４ｈの可動端
子４ｈ０に出力されており、このタイミング信号によ
り、ＦＩＦＯメモリ４ｃはセル同期回路４ｂから入力さ
れる８ビットのパラレル・データを保持し、図３（ｃ）
に示すように、クロック周波数１９．４４ＭＨｚで１６
ビットのパラレル・データに変換する。つまり、ＡＴＭ
セル５の受信時のデータ・レートよりも高いデータ・レ
ートに変換して、各データ間に時間的な隙間（時間Ｔ）
を生じさせる。このように、１６ビットのパラレル・デ
ータはスイッチ手段４ｈの固定端子４ｈ１に出力され
る。

【００１８】スイッチ手段４ｈはその可動端子４ｈ０に
タイミング発生回路４ｆからのタイミング信号が印加さ
れるごとに可動端子４ｈ０を固定端子４ｈ１〜４ｈ３の
方向に順次時分割的に切り換える作動を行う。したがっ
て、タイミング信号によりスイッチ手段４ｈの可動端子
４ｈ０が固定端子４ｈ１に切り換わった瞬間に、スイッ
チ手段４ｈの固定端子４ｈ１と可動端子４ｈ０とを通し
てＦＩＦＯメモリ４ｃから１６ビットのパラレル・デー
タがＤＲＡＭ４ｇに入力される。このとき、アドレス発
生回路４ｄからＦＩＦＯメモリ４ｃの出力データをＤＲ
ＡＭ４ｇに書き込むためのアドレス信号が出力されてい
ると、このアドレス信号によりアドレス指定されたアド
レスにＦＩＦＯメモリ４ｃの出力データをＤＲＡＭ４ｇ
に書き込まれる。

【００１９】ＤＲＡＭ４ｇにＦＩＦＯメモリ４ｃの出力
データを書き込むに際して、この発明では、ＤＲＡＭ４
ｇのアクセス時間の遅い点を考慮に入れて、一般的なＤ
ＲＡＭが標準的にもっている高速ページ・モードを利用
して書き込みを行うようにしている。図３（ｄ）はＤＲ
ＡＭ４ｇに書き込まれるＦＩＦＯメモリ４ｃの出力デー
タおよびそれに付加される付加情報（後述する）とを書
き込むパターンを示している。このうちの出力データの
部分を拡大して示したのが図３（ｅ）であり、この出力
データをＤＲＡＭ４ｇに書き込むに際して、高速ページ
・モードを利用するわけであるが、図３（ｆ）〜図３
（ｈ）がその説明のために示されたタイミムチャートで
ある。

【００２０】図３（ｇ）に示すように、ＲＡＳ（Row Ad
dress Strobe: 行アドレスストローブ）が「Ｈ」レベル
から「Ｌ」レベルへの変化時に、アドレス発生回路４ｄ
から行アドレス信号が出力され、図３（ｄ）に示すよう
に、行アドレス信号ＬがＤＲＡＭ４ｇに入力され、ＤＲ
ＡＭ４ｇの行アドレスを指定する。また、図３（ｈ）に
示すように、ＣＡＳ（Column Address Strobe : 列アド
レスストローブ）が「Ｈ」レベルから「Ｌ」レベルへの
変化時ごとに、アドレス発生回路４ｄから図３（ｄ）に
示すように、列アドレス信号ｃ１，ｃ２，ｃ３，・・・
が出力されてＤＲＡＭ４ｇに入力され、ＤＲＡＭ４ｇの
列アドレスを指定する。

【００２１】つまり、ＲＡＳをアクティブにしたままＣ
ＡＳをクロック入力することにより、同一行アドレス上
のデータをランダムに高速にアクセスすることができ
る。したがって、ＤＲＡＭの利点である記憶容量の大き
い点をそのまま有効にし、ＤＲＡＭの欠点であるアクセ
スタイムが遅い点を克服するとができる。このようにし
て、アドレス発生回路４ｄからのアドレス信号によりＤ
ＲＡＭ４ｇへのＦＩＦＯメモリ４ｃから出力される１６
ビットのパラレル・データの記録が高速で可能となる。

【００２２】次に、図３（ｄ）を参照して、前記ＤＲＡ
Ｍ４ｇに記憶されるＦＩＦＯメモリ４ｃの出力データに
付加情報Ｆ１，Ｆ２，Ｆ３，・・・を付加する動作につ
いて説明する。この付加情報Ｆ１，Ｆ２，Ｆ３，・・・
を付加するために、図３（ｄ）に示すように、ＦＩＦＯ
メモリ４ｃから出力される１６ビットのパラレル・デー
タのそれぞれが出力されるごとに、時刻情報発生回路４
ｅからタイムスタンプＳＴ１，ＳＴ２，ＳＴ３・・・が
出力されてスイッチ手段４ｈの固定端子４ｈ２に加えら
れる。スイッチ手段４ｈの固定端子４ｈ２は前述のよう
にタイミング信号により可動端子４ｈ０が接続されるご
とにＤＲＡＭ４ｇに接続される。

【００２３】これにより、スイッチ手段４ｈの固定端子
４ｈ２からこのタイムスタンプがＤＲＡＭ４ｇの前記ア
ドレス発生回路４ｄからのアドレス信号でアドレス指定
されたアドレスのＦＩＦＯメモリ４ｃの出力データの後
部に付加される。この付加されたタイムスタンプＳＴ
１，ＳＴ２，ＳＴ３・・・にそれぞれ時刻情報発生回路
４ｅから出力されるＡＴＭセル５の受信時刻情報がスイ
ッチ手段４ｈの固定端子４ｈ２を経てＤＲＡＭ４ｇの指
定されたアドレスの記憶データに付加される。

【００２４】タイムスタンプＳＴ１，ＳＴ２，ＳＴ３・
・・には、さらに、インタフェース回路４ａで検出され
たエラー情報がある場合およびセル同期回路４ｂでそれ
ぞれ検出されたエラー情報が出力されている場合には、
これらのエラー情報がスイッチ手段４ｈの固定端子４ｈ
３に印加され、タイミング信号によりスイッチ手段４ｈ
の可動端子４ｈ０が固定端子４ｈ３に切り換わると、可
動端子４ｈ０を経て、これらのエラー情報がＤＲＡＭ４
ｇの前記ＦＩＦＯメモリ４ｃが書き込まれているアドレ
スに付加されて書き込まれる。このように、タイムスタ
ンプＳＴ１，ＳＴ２，ＳＴ３・・・にエラー情報や受信
時刻情報が書き込まれることにより、ＤＲＡＭ４ｇに記
憶されたパラレル・データに変換されたＡＴＭセルのそ
れぞれのデータ記憶フォーマットは図４に示すようにな
る。

【００２５】この図４に示すように、ＦＩＦＯメモリ４
ｇに記憶されるデータ記憶フォーマットでは、通常のＡ
ＴＭセルの５３バイトの構成にさらに１１バイトが付加
されている。図４において、ヘッダに４バイトが振り分
けられている。ＡＴＭセル５のＡＴＭ回線３の伝送中は
ＨＥＣの１バイトを含めて５バイトとして伝送され、図
３（ｂ）、図３（ｃ）に示すようにＨＥＣの１バイトは
ペイロード部に先立って伝送されるが、ＦＩＦＯメモリ
４ｇ内での記憶フォーマットでは、４８バイトのペイロ
ードの後部に位置されている。

【００２６】残りの１１バイトには、タイムスタンプが
充当され、この１１バイトの中には、エラー情報とトリ
ガ情報が３バイト、受信時刻情報などの時刻情報が７バ
イト、残りの１バイトはあまりとなっている。これは、
前記高速ページモードでＤＲＡＭ４ｇへのデータの書き
込みを行う際のメモリアドレス発生回路４ｄを単純化す
るために、５３バイト長のＡＴＭセル５のデータに受信
時刻、エラー情報などの付加情報を付加することによ
り、記録データの単位を２のべき乗の長さに統一してい
る。このようなフォーマットを有するように記憶された
データは図３（ｄ）に示すようになるが、ＤＲＡＭ４ｇ
の記憶はコンデンサの電荷を利用しているものであり、
コンデンサは一定時間以上経過すると、リークされて記
憶内容が消失されてしまう。

【００２７】そこで、一定時間ごとに、リフレッシュす
る必要がある。このリフレッシュはＤＲＡＭ４ｇにデー
タの書き込を行うと、リフレッシュと書き込みとの競合
が生じるので、この競合を避ける制御回路が必要となる
のを防止するために、この一実施の形態では、前述のよ
うにＦＩＦＯメモリ４ｃにおいて、受信したＡＴＭセル
のデータを一旦蓄積して、１６ビットのパラレル・デー
タに変換することにより、データ・レートを高くし、図
３（ｃ）、図３（ｄ）に示すように、各データ間に形成
された時間的隙間（時間Ｔ）のうちの、たとえば、デー
タの４サイクルごとに１回の割合でリフレッシュ手段６
により、リフレッシュを行う。これにより、ＤＲＡＭ４
ｇにおいて、データの書き込みとリフレッシュとの競合
を避けることができる。しかも、競合を避ける制御回路
が不要となり、回路構成が簡略になる。

【００２８】なお、ＤＲＡＭ４ｇに記憶されたデータに
エラー情報が書き込まれている場合には、このＤＲＡＭ
４ｇを計測機器に接続して、エラー情報の解析を行い、
エラー情報の発生原因を究明して、エラーに対処するこ
とができる。

【００２９】

【発明の効果】以上のように、この発明のＡＴＭセルの
モニタ記録装置によれば、ユーザ側端末装置から網側装
置にＡＴＭ回線を通して伝送するＡＴＭセルをセル同期
回路で１セル単位ごとに区切り同期エラーなどの検出を
行うとともに、シリアル・データをパラレル・データに
変換してＦＩＦＯメモリに一旦蓄積してこのパラレル・
データのデータレートを高くして、各データ間に時間的
な隙間を生成させ、このデータをＤＲＡＭに高速ページ
・モードで書き込むとともに、そのデータに付加情報を
追加し、データの所定サイクルごとに時間的な隙間にお
いて、リフレッシュを行うようにしたので、大きな記憶
容量が得られ、コストの低いＤＲＡＭを使用することが
できる。

【００３０】したがって、ＡＴＭ回線モニタ装置の主要
部分を占めるメモリのコストを大幅に削減するこができ
るとともに、ＤＲＡＭに記憶するデータのサイズと処理
時間を適切に選定することにより、ＤＲＡＭに特有なア
ドレス制御とリフレッシュ制御を比較的簡単な回路構成
で実現することができる。

【図面の簡単な説明】

【図１】この発明のＡＴＭセルのモニタ記録装置の一実
施の形態を適用するＡＴＭネットワークの原理的構成を
示すブロック図である。

【図２】この発明のＡＴＭセルのモニタ記録装置の一実
施の形態の詳細な構成を示すブロック図である。

【図３】図２のＡＴＭセルのモニタ記録装置の動作を説
明するためのタイミング・チャートである。

【図４】図２のＡＴＭセルのモニタ記録装置におけるＤ
ＲＡＭに記憶されるＡＴＭセルのデータのデータ記憶フ
ォーマットである。

【符号の説明】

１ユーザ側端末装置２網側装置３ＡＴＭ回線４モニタ記録装置４ａインタフェース回路４ｂセル同期回路４ｃＦＩＦＯメモリ４ｄアドレス発生回路４ｅ時刻情報発生回路４ｆタイミング発生回路４ｇＤＲＡＭ４ｈスイッチ手段５ＡＴＭセル６リフレッシュ手段

Claims

(57)【特許請求の範囲】

【請求項１】ユーザ側端末装置(1) からＡＴＭ回線
(3) を通して網側装置(2) に伝送するＡＴＭセルを入力
してシリアル・データとして出力するとともに、このＡ
ＴＭ回線の物理レイヤのエラーなどの検出時にエラー情
報を出力するインタフェース回路(4a)と、前記インタフェース回路(4a)のシリアル・データの出力
を入力して前記ＡＴＭセルの境界を判別し、１セル単位
でデータを区切ってパラレル・データに変換し、かつ前
記ＡＴＭセルにエラーが発生すると、そのエラー情報を
出力するセル同期回路(4b)と、前記セル同期回路(4b)から出力される前記パラレル・デ
ータを蓄積してタイミング発生回路(4f)から出力される
タイミング信号で前記パラレル・データのデータ・レー
トよりも高いパラレル・データに変換し、このパラレル
・データ間に空き時間を生成させて出力するＦＩＦＯメ
モリ(4c)と、前記タイミング発生回路(4f)から出力されるタイミング
信号により前記ＡＴＭセルの受信時刻情報およびタイム
スタンプを発生する時刻情報発生回路(4e)と、前記タイ
ミング発生回路(4f)から出力されるタイミング信号によ
りＤＲＡＭ(4g)へ高速ページ・モードで書き込むための
アドレス信号を発生するアドレス発生回路(4d)と、前記タイミング発生回路(4f)から出力されるタイミング
信号により時分割的に作動して，前記ＦＩＦＯメモリ(4
c)から出力されるパラレル・データに前記受信時刻情報
と、前記インタフェース回路(4a)および前記セル同期回
路(4b)から出力される各エラー情報とを付加して前記ア
ドレス発生回路(4d)から出力されるアドレス信号で指定
された前記ＤＲＡＭ(4g)のアドレスに書き込むスイッチ
手段(4h)と、前記ＦＩＦＯメモリ(4c)から出力されるパラレル・デー
タの所定数のサイクルごとに前記パラレル・データ間の
空き時間に前記ＤＲＡＭメモリ(4g)をリフレッシュする
リフレッシュ手段(6) と、を備えることを特徴とするＡＴＭセルのモニタ記録装
置。