JPH01296735A - フレーム同期用回路 - Google Patents
フレーム同期用回路Info
- Publication number
- JPH01296735A JPH01296735A JP63126278A JP12627888A JPH01296735A JP H01296735 A JPH01296735 A JP H01296735A JP 63126278 A JP63126278 A JP 63126278A JP 12627888 A JP12627888 A JP 12627888A JP H01296735 A JPH01296735 A JP H01296735A
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- JP
- Japan
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- frame synchronization
- data
- frame
- ram
- circuit
- Prior art date
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- Granted
Links
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 abstract description 3
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 abstract description 3
- 238000006243 chemical reaction Methods 0.000 description 16
- 238000004891 communication Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 1
- 101150046378 RAM1 gene Proteins 0.000 description 1
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、フレーム同期用回路に関し、特に所定フレー
ムを有するディジタル伝送の同期式データ通信に際して
用いられるフレーム同期用回路に関する。
ムを有するディジタル伝送の同期式データ通信に際して
用いられるフレーム同期用回路に関する。
従来、この種のフレーム同期用回路には、個々のフレー
ムに対応して個別に設計されるものがある。このような
フレーム同期用回路は、ＲＯＭ（ｒｅａｄ ｏｎｌｙ
ｍｅｍｏｒｙ） 、 ＲＡＭ （ｒａｎｄｏｍ ａｃ
ｃｅｓｓｍｅｎ＋ｏｒｙ）と周辺ディジタル回路の構成
、もしくはディジタル回路の構成で動作させる方式とな
っている。
ムに対応して個別に設計されるものがある。このような
フレーム同期用回路は、ＲＯＭ（ｒｅａｄ ｏｎｌｙ
ｍｅｍｏｒｙ） 、 ＲＡＭ （ｒａｎｄｏｍ ａｃ
ｃｅｓｓｍｅｎ＋ｏｒｙ）と周辺ディジタル回路の構成
、もしくはディジタル回路の構成で動作させる方式とな
っている。
上述した従来のフレーム同期用回路は、個々のフレーム
に対応して設計されるので、汎用性がなくまた新しいフ
レームに対しては柔軟に回路を流用できないという欠点
がある。
に対応して設計されるので、汎用性がなくまた新しいフ
レームに対しては柔軟に回路を流用できないという欠点
がある。
本発明の目的は、このような欠点を除去し、ディジタル
伝送の同期式データ通信において、汎用性のあるフレー
ム同期用回路を提供することにある。
伝送の同期式データ通信において、汎用性のあるフレー
ム同期用回路を提供することにある。
本発明は、所定フレームの入力データをインタフェース
部が位相調整し速度変換したデータの、フレーム同期状
態を判定して、このインタフェース部が備えるデータ入
力用ＲＡＭに、このデータの書き込みアドレス信号を出
力するフレーム同期用回路であって、 前記インタフェース部に接続され、前記所定フレームに
対応する、データのフレーム同期状態を判定する判定プ
ログラムを予め記憶し、この判定プログラムにより、前
記インタフェース部から出力される、位相調整され速度
変換されたデータと、フレーム同期用情報とを照合して
、このデータのフレーム同期状態を判定し、この判定に
係るフレーム同期用情報を出力するシーケンス用ＲＯＭ
と、前記インタフェース部に備えられ、前記シーケンス
用ＲＯＭからの同期用情報が入力されると、この情報を
記憶して現在記憶しているフレーム同期用情報を更新し
、前記フレーム同期状態が判定されたデータの書き込み
アドレス信号を前記データ入力用ＲＡＭに出力し、前記
シーケンス用ＲＯＭに、現在記憶しているフレーム同期
用情報を出力するフレーム同期用ＲＡＭとを有し、前記
シーケンス用ＲＯＭを変更するだけでプログラマブルに
個々のフレームに流用されることを特徴としている。
部が位相調整し速度変換したデータの、フレーム同期状
態を判定して、このインタフェース部が備えるデータ入
力用ＲＡＭに、このデータの書き込みアドレス信号を出
力するフレーム同期用回路であって、 前記インタフェース部に接続され、前記所定フレームに
対応する、データのフレーム同期状態を判定する判定プ
ログラムを予め記憶し、この判定プログラムにより、前
記インタフェース部から出力される、位相調整され速度
変換されたデータと、フレーム同期用情報とを照合して
、このデータのフレーム同期状態を判定し、この判定に
係るフレーム同期用情報を出力するシーケンス用ＲＯＭ
と、前記インタフェース部に備えられ、前記シーケンス
用ＲＯＭからの同期用情報が入力されると、この情報を
記憶して現在記憶しているフレーム同期用情報を更新し
、前記フレーム同期状態が判定されたデータの書き込み
アドレス信号を前記データ入力用ＲＡＭに出力し、前記
シーケンス用ＲＯＭに、現在記憶しているフレーム同期
用情報を出力するフレーム同期用ＲＡＭとを有し、前記
シーケンス用ＲＯＭを変更するだけでプログラマブルに
個々のフレームに流用されることを特徴としている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例を示すブロック図である。
本実施例は、インタフェース用ＬＳＩ（ｌａｒｇｅ ５
ｃａｌｅ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）１
０に適用されている。このＬＳＩｌ０は、所定フレーム
を有するディジタル伝送の同期式データ通信等に用いら
れており、所定フレームにより伝送される入力データａ
が入力されると、このフレーム内から取り出されたデー
タ等を出力データｆとして端末などに出力するものであ
る。そして、本実施例は、ＬＳＩ１ｏにおいてフレーム
内からデータを取り出すときなどに、入力データのフレ
ーム同期状態の判定をするものである。
ｃａｌｅ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）１
０に適用されている。このＬＳＩｌ０は、所定フレーム
を有するディジタル伝送の同期式データ通信等に用いら
れており、所定フレームにより伝送される入力データａ
が入力されると、このフレーム内から取り出されたデー
タ等を出力データｆとして端末などに出力するものであ
る。そして、本実施例は、ＬＳＩ１ｏにおいてフレーム
内からデータを取り出すときなどに、入力データのフレ
ーム同期状態の判定をするものである。
本実施例が適用されているインタフェース用ＬＳｉｌｏ
において、１１は位相調整回路、１２は速度変換回路、
１３はタイミング発生回路、１４はバッファ、１５はフ
リップフロップ、１６はフレーム同期用ＲＡＭ１１７は
セレクタ、１８はカウンタ、１９はデータ入力用ＲＡＭ
、２０は速度変換回路、２１はタイミング発生回路であ
る。本実施例であるフレーム同期用回路は、このＬＳＩ
ｌ０のフレーム同期用ＲＡＭ１６と、バッファ１４と、
フリップフロップ１５と、ＬＳｌｌｏに接続されている
シーケンス用ＲＯＭＩとで構成される。
において、１１は位相調整回路、１２は速度変換回路、
１３はタイミング発生回路、１４はバッファ、１５はフ
リップフロップ、１６はフレーム同期用ＲＡＭ１１７は
セレクタ、１８はカウンタ、１９はデータ入力用ＲＡＭ
、２０は速度変換回路、２１はタイミング発生回路であ
る。本実施例であるフレーム同期用回路は、このＬＳＩ
ｌ０のフレーム同期用ＲＡＭ１６と、バッファ１４と、
フリップフロップ１５と、ＬＳｌｌｏに接続されている
シーケンス用ＲＯＭＩとで構成される。
このような構成のフレーム同期用回路において、シーケ
ンス用ＲＯＭＩは、所定フレームに対応する、データの
フレーム同期状態を判定する判定プログラムを、予め記
憶している。シーケンス用ＲＯＭＩには、ＬＳＩｌ０の
速度変換回路１２からのデータｂとフリップフロップ１
５からのフレーム同期用情報Ｃとが入力される。このデ
ータｂは、入力データａが位相調整回路１１で位相調整
され、さらに速度変換回路１２で速度変換されたもので
、リアルタイムで速度変換回路１２から出力される。一
方、フレーム同期用情報Ｃは、フレーム同期用ＲＡＭ１
６から出力された情報である。シーケンス用ＲＯＭ１は
、これらのデータｂとフレーム同期用情報Ｃとが入力さ
れると、前述した判定プログラムにより、データｂとフ
レーム同期用情報Ｃとを照合して、データｂのフレーム
同期状態を判定し、この判定に係る新しいフレーム同期
用情報ｄ、例えば同期はずれを示す情報やデータｂが適
切であるかどうかを示す情報などをバッファ１４に出力
する。
ンス用ＲＯＭＩは、所定フレームに対応する、データの
フレーム同期状態を判定する判定プログラムを、予め記
憶している。シーケンス用ＲＯＭＩには、ＬＳＩｌ０の
速度変換回路１２からのデータｂとフリップフロップ１
５からのフレーム同期用情報Ｃとが入力される。このデ
ータｂは、入力データａが位相調整回路１１で位相調整
され、さらに速度変換回路１２で速度変換されたもので
、リアルタイムで速度変換回路１２から出力される。一
方、フレーム同期用情報Ｃは、フレーム同期用ＲＡＭ１
６から出力された情報である。シーケンス用ＲＯＭ１は
、これらのデータｂとフレーム同期用情報Ｃとが入力さ
れると、前述した判定プログラムにより、データｂとフ
レーム同期用情報Ｃとを照合して、データｂのフレーム
同期状態を判定し、この判定に係る新しいフレーム同期
用情報ｄ、例えば同期はずれを示す情報やデータｂが適
切であるかどうかを示す情報などをバッファ１４に出力
する。
バッファ１４は、タイミング発生回路２１からのイネー
ブル信号ｔ４により、入力されたフレーム同期用情報ｄ
をフレーム同期用ＲＡＭ１６に出力する。
ブル信号ｔ４により、入力されたフレーム同期用情報ｄ
をフレーム同期用ＲＡＭ１６に出力する。
フレーム同期用ＲＡＭ１６は、バッファ１４を介して入
力されたフレーム同期用情１１ｄを、タイミング発生回
路２１からの書き込み信号ｔ６により書き込み、現在記
憶しているフレーム同期用情報を更新する。そして、フ
レーム同期用ＲＡＭ１６は、データｂの書き込みアドレ
スをセレクタ１７に出力する。さらに、フレーム同期用
ＲＡＭ１６は、更新されたフレーム同期用情報をフリッ
プフロップ１５に出力する。
力されたフレーム同期用情１１ｄを、タイミング発生回
路２１からの書き込み信号ｔ６により書き込み、現在記
憶しているフレーム同期用情報を更新する。そして、フ
レーム同期用ＲＡＭ１６は、データｂの書き込みアドレ
スをセレクタ１７に出力する。さらに、フレーム同期用
ＲＡＭ１６は、更新されたフレーム同期用情報をフリッ
プフロップ１５に出力する。
フリップフロップ１５は、タイミング発生回路２１から
の入力クロックｔ５が入力される。そして、フリップフ
ロップ１５は、フレーム同期用ＲＡＭ１６から入力され
たフレーム同期用情報を、シーケンス用ＲＯＭＩに出力
する。
の入力クロックｔ５が入力される。そして、フリップフ
ロップ１５は、フレーム同期用ＲＡＭ１６から入力され
たフレーム同期用情報を、シーケンス用ＲＯＭＩに出力
する。
次に、本実施例の動作について説明する。
所定フレームの入力データａは、ＬＳＩｌ０の位相調整
回路１１で位相調整され、速度変換回路１２で速度変換
されて、ＬＳＩｌ０での処理に適したデータｂとなる。
回路１１で位相調整され、速度変換回路１２で速度変換
されて、ＬＳＩｌ０での処理に適したデータｂとなる。
このデータｂは、データ入力用ＲＡＭ１９とシーケンス
用ＲＯＭＩとに出力される。このとき、フレーム同期用
ＲＡＭ１６は、現在書き込まれているフレーム同期用情
報ｃを、フリップフロップ１５を介してシーケンス用Ｒ
ＯＭＩに出力する。シーケンス用ＲＯＭＩは、入力され
たデータｂとフレーム同期用情報ｃとを照合して、デー
タｂのフレーム同期状態を判定する。シーケンス用ＲＯ
ＭＩは、この判定に係る新しいフレーム同期用情ｔｌｄ
を、バッファ１４を介してフレーム同期用ＲＡＭ１６に
出力する。フレーム同期用ＲＡＭ１６は、フレーム同期
用情報ｄを記ｔαして、現在記憶しているフレーム同期
用情報を更新する。そして、フレーム同期用ＲＡＭ１６
は、データｄの書き込みアドレスを、セレクタ１７を介
してデータ入力用ＲＡＭ１９に出力する。データ入力用
ＲＡＭ１９は、このアドレスによりデータｂを書き込む
。
用ＲＯＭＩとに出力される。このとき、フレーム同期用
ＲＡＭ１６は、現在書き込まれているフレーム同期用情
報ｃを、フリップフロップ１５を介してシーケンス用Ｒ
ＯＭＩに出力する。シーケンス用ＲＯＭＩは、入力され
たデータｂとフレーム同期用情報ｃとを照合して、デー
タｂのフレーム同期状態を判定する。シーケンス用ＲＯ
ＭＩは、この判定に係る新しいフレーム同期用情ｔｌｄ
を、バッファ１４を介してフレーム同期用ＲＡＭ１６に
出力する。フレーム同期用ＲＡＭ１６は、フレーム同期
用情報ｄを記ｔαして、現在記憶しているフレーム同期
用情報を更新する。そして、フレーム同期用ＲＡＭ１６
は、データｄの書き込みアドレスを、セレクタ１７を介
してデータ入力用ＲＡＭ１９に出力する。データ入力用
ＲＡＭ１９は、このアドレスによりデータｂを書き込む
。
また、次のデータが速度変換回路１２から出力されると
、フレーム同期用ＲＡＭ１６は、現在記憶しているフレ
ーム同期用情報を、フリップフロップ１５を介してシー
ケンス用ＲＯＭＩに出力する。このようにして、ＬＳＩ
ｌ０に入力される所定フレームの入力データａのフレー
ム同期状態が判定される。そして、この判定に係る、Ｌ
ＳＩｌ０のフレーム同期用ＲＡＭ１６に現在記憶されて
いるフレーム同期用情報が更新される。また、入力デー
タａの所定フレームが別のフレームとなった場合、この
別のフレームに対応する判定プログラムに書き換えるこ
とにより、同様のフレーム同期状態の判定ができる。
、フレーム同期用ＲＡＭ１６は、現在記憶しているフレ
ーム同期用情報を、フリップフロップ１５を介してシー
ケンス用ＲＯＭＩに出力する。このようにして、ＬＳＩ
ｌ０に入力される所定フレームの入力データａのフレー
ム同期状態が判定される。そして、この判定に係る、Ｌ
ＳＩｌ０のフレーム同期用ＲＡＭ１６に現在記憶されて
いるフレーム同期用情報が更新される。また、入力デー
タａの所定フレームが別のフレームとなった場合、この
別のフレームに対応する判定プログラムに書き換えるこ
とにより、同様のフレーム同期状態の判定ができる。
なお、データ入力用ＲＡＭ１９に記憶されているデータ
は、セレクタ１７を介して入力される読み出し用アドレ
スｅにより読み出されて、速度変換回路２０に出力され
る。速度変換回路２０は、このデータを速度変換して、
出力データｆを出力する。また、これらの読み出し等の
タイミングなどは、クロックｇが入力されるタイミング
発生回路１３．２１によって行われる。すなわち、タイ
ミング発生回路１３は、書き込みクロックＢ、読み出し
クロックｔ２を位相調整回路１１に出力し、速度変換用
クロックｔ３を速度変換回路１２に出力する。位相調整
回路１１．速度変換回路１２は、これらのクロックによ
り動作のタイミング等がとられる。同様にしてバッファ
１４． フリップフロップ１５．フレーム同期用ＲＡＭ
１６．セレクタ１７．データ入力用ＲＡＭ１９、速度変
換回路２０は、タイミング発生回路２１からのイネーブ
ル信号ｔ４．入カクロソクｔ５．書き込み信号ｔ６．セ
レクト信号ｔ７．書き込み信号ｔ８．速度変換用クロッ
クｔ９により、動作のタイミング等がとられる。カウン
タ１８は、入力データａが多重化されている場合に必要
なもので、多重化に係る情報をフレーム同期用ＲＡＭ１
６やセレクタ１７に出力する。
は、セレクタ１７を介して入力される読み出し用アドレ
スｅにより読み出されて、速度変換回路２０に出力され
る。速度変換回路２０は、このデータを速度変換して、
出力データｆを出力する。また、これらの読み出し等の
タイミングなどは、クロックｇが入力されるタイミング
発生回路１３．２１によって行われる。すなわち、タイ
ミング発生回路１３は、書き込みクロックＢ、読み出し
クロックｔ２を位相調整回路１１に出力し、速度変換用
クロックｔ３を速度変換回路１２に出力する。位相調整
回路１１．速度変換回路１２は、これらのクロックによ
り動作のタイミング等がとられる。同様にしてバッファ
１４． フリップフロップ１５．フレーム同期用ＲＡＭ
１６．セレクタ１７．データ入力用ＲＡＭ１９、速度変
換回路２０は、タイミング発生回路２１からのイネーブ
ル信号ｔ４．入カクロソクｔ５．書き込み信号ｔ６．セ
レクト信号ｔ７．書き込み信号ｔ８．速度変換用クロッ
クｔ９により、動作のタイミング等がとられる。カウン
タ１８は、入力データａが多重化されている場合に必要
なもので、多重化に係る情報をフレーム同期用ＲＡＭ１
６やセレクタ１７に出力する。
以上説明したように本発明は、ＬＳＩなどのインタフェ
ース部とシーケンス用ＲＯＭとからなり、シーケンス用
ＲＯＭの書き換えのみで回路変更をすることなく、種々
のフレームパターンに対してプログラマブル対応できる
効果がある。従って、種々の異なるフレーム同期回路を
プログラマブルな汎用ＬＳＩ等において実現することが
できる。
ース部とシーケンス用ＲＯＭとからなり、シーケンス用
ＲＯＭの書き換えのみで回路変更をすることなく、種々
のフレームパターンに対してプログラマブル対応できる
効果がある。従って、種々の異なるフレーム同期回路を
プログラマブルな汎用ＬＳＩ等において実現することが
できる。
第１図は、本発明の一実施例を示すブロック図である。
１・・・・・シーケンス用ＲＯＭ
１０・・・・・ＬＳｌ
１１・・・・・位相調整回路
１２・・・・・速度変換回路
１３・・・・・タイミング発生回路
１４・・・・・バッファ
１５・・パ・・フリップフロップ
１６・・・・・フレーム同期用ＲＡＭ
１７・・・・・セレクタ
１８・・・・・カウンタ
１９・・・・・データ入力用ＲＡＭ
２０・・・・・速度変換回路
２１・・・・・タイミング発生回路
代理人 弁理士 岩 佐 義 幸
Claims (1)
- （１）所定フレームの入力データをインタフェース部が
位相調整し速度変換したデータの、フレーム同期状態を
判定して、このインタフェース部が備えるデータ入力用
ＲＡＭに、このデータの書き込みアドレス信号を出力す
るフレーム同期用回路であって、 前記インタフェース部に接続され、前記所定フレームに
対応する、データのフレーム同期状態を判定する判定プ
ログラムを予め記憶し、この判定プログラムにより、前
記インタフェース部から出力される、位相調整され速度
変換されたデータと、フレーム同期用情報とを照合して
、このデータのフレーム同期状態を判定し、この判定に
係るフレーム同期用情報を出力するシーケンス用ＲＯＭ
と、前記インタフェース部に備えられ、前記シーケンス
用ＲＯＭからの同期用情報が入力されると、この情報を
記憶して現在記憶しているフレーム同期用情報を更新し
、前記フレーム同期状態が判定されたデータの書き込み
アドレス信号を前記データ入力用ＲＡＭに出力し、前記
シーケンス用ＲＯＭに、現在記憶しているフレーム同期
用情報を出力するフレーム同期用ＲＡＭとを有し、 前記シーケンス用ＲＯＭを変更するだけでプログラマブ
ルに個々のフレームに流用されることを特徴とするフレ
ーム同期用回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63126278A JPH0666775B2 (ja) | 1988-05-24 | 1988-05-24 | フレーム同期用回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63126278A JPH0666775B2 (ja) | 1988-05-24 | 1988-05-24 | フレーム同期用回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01296735A true JPH01296735A (ja) | 1989-11-30 |
| JPH0666775B2 JPH0666775B2 (ja) | 1994-08-24 |
Family
ID=14931251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63126278A Expired - Lifetime JPH0666775B2 (ja) | 1988-05-24 | 1988-05-24 | フレーム同期用回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666775B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57162852A (en) * | 1981-03-31 | 1982-10-06 | Fujitsu Ltd | Frame synchronizer |
| JPS6326136A (ja) * | 1986-07-18 | 1988-02-03 | Fujitsu Ltd | デ−タ信号変換方式 |
-
1988
- 1988-05-24 JP JP63126278A patent/JPH0666775B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57162852A (en) * | 1981-03-31 | 1982-10-06 | Fujitsu Ltd | Frame synchronizer |
| JPS6326136A (ja) * | 1986-07-18 | 1988-02-03 | Fujitsu Ltd | デ−タ信号変換方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0666775B2 (ja) | 1994-08-24 |
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