JPH0563830B2 - - Google Patents
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- Publication number
- JPH0563830B2 JPH0563830B2 JP62273177A JP27317787A JPH0563830B2 JP H0563830 B2 JPH0563830 B2 JP H0563830B2 JP 62273177 A JP62273177 A JP 62273177A JP 27317787 A JP27317787 A JP 27317787A JP H0563830 B2 JPH0563830 B2 JP H0563830B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- data
- processor
- output
- address signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 8
- 230000001360 synchronised effect Effects 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、プロセツサの処理したデータを外部
回路に出力するデータ出力装置に関し、特に外部
回路と非同期に動作するプロセツサからこの外部
回路に同期したデータを出力する同期式データ出
力装置に関する。
回路に出力するデータ出力装置に関し、特に外部
回路と非同期に動作するプロセツサからこの外部
回路に同期したデータを出力する同期式データ出
力装置に関する。
従来のデータ出力装置においては、プロセツサ
によつて処理された複数チヤンネルのデータは、
カウンタ回路で生成される時分割多重化されたチ
ヤンネルアドレスに従つて、時分割多重化され
る。また、これらのデータが外部回路に出力され
る場合、カウンタ回路に与えられるチヤンネルご
とに、プロセツサに割り込みが要求され、プロセ
ツサではこの要求に従い、処理結果を出力してい
る。
によつて処理された複数チヤンネルのデータは、
カウンタ回路で生成される時分割多重化されたチ
ヤンネルアドレスに従つて、時分割多重化され
る。また、これらのデータが外部回路に出力され
る場合、カウンタ回路に与えられるチヤンネルご
とに、プロセツサに割り込みが要求され、プロセ
ツサではこの要求に従い、処理結果を出力してい
る。
上述した従来のデータ出力装置では、プロセツ
サによる複数チヤンネルのデータの処理結果を保
持するためのメモリ回路が備わつていない。この
ために各チヤンネルの処理結果が、外部回路から
与えられるクロツクからカウンタ回路によつて生
成される時分割多重されたチヤンネルアドレスに
従つて、外部回路に出力される場合、各チヤンネ
ル処理結果を常にプロセツサから出力する必要が
ある。これによつて、プロセツサにおける処理結
果を出力するために要する時間が多くなるという
欠点がある。
サによる複数チヤンネルのデータの処理結果を保
持するためのメモリ回路が備わつていない。この
ために各チヤンネルの処理結果が、外部回路から
与えられるクロツクからカウンタ回路によつて生
成される時分割多重されたチヤンネルアドレスに
従つて、外部回路に出力される場合、各チヤンネ
ル処理結果を常にプロセツサから出力する必要が
ある。これによつて、プロセツサにおける処理結
果を出力するために要する時間が多くなるという
欠点がある。
本発明の目的は、このような欠点を除去し、プ
ロセツサのデータ処理結果を外部回路に出力する
時間が削減できる同期式データ出力装置を提供す
ることにある。
ロセツサのデータ処理結果を外部回路に出力する
時間が削減できる同期式データ出力装置を提供す
ることにある。
本発明は、複数のチヤンネルのデータをプロセ
ツサで処理し、この処理された結果を外部回路に
同期化して出力する同期式データ出力装置におい
て、前記外部回路から与えられるクロツクパルス
を分周し、時分割多重されたチヤンネルアドレス
信号と出力クロツクパルスとを生成するカウンタ
回路と、前記カウンタ回路からのチヤンネルアド
レス信号を入力とし、選択信号を出力する選択信
号発生回路と、前記選択信号発生回路からの選択
信号により、前記プロセツサから出力されるプロ
セツサアドレス信号と前記カウンタ回路より出力
されるチヤンネルアドレス信号を時分割多重しメ
モリアドレス信号を出力するセレクタ回路と、前
記プロセツサで処理された複数チヤンネルのデー
タを保持し、前記メモリアドレス信号に従つて保
持しているデータの入出力動作が行われるメモリ
回路と、前記カウンタ回路により出力される出力
クロツクパルスを入力とし、前記メモリ回路に保
持されているデータを読み出し、前記外部回路に
出力するるフイリツプフロツプ回路とを有するこ
とを特徴としている。
ツサで処理し、この処理された結果を外部回路に
同期化して出力する同期式データ出力装置におい
て、前記外部回路から与えられるクロツクパルス
を分周し、時分割多重されたチヤンネルアドレス
信号と出力クロツクパルスとを生成するカウンタ
回路と、前記カウンタ回路からのチヤンネルアド
レス信号を入力とし、選択信号を出力する選択信
号発生回路と、前記選択信号発生回路からの選択
信号により、前記プロセツサから出力されるプロ
セツサアドレス信号と前記カウンタ回路より出力
されるチヤンネルアドレス信号を時分割多重しメ
モリアドレス信号を出力するセレクタ回路と、前
記プロセツサで処理された複数チヤンネルのデー
タを保持し、前記メモリアドレス信号に従つて保
持しているデータの入出力動作が行われるメモリ
回路と、前記カウンタ回路により出力される出力
クロツクパルスを入力とし、前記メモリ回路に保
持されているデータを読み出し、前記外部回路に
出力するるフイリツプフロツプ回路とを有するこ
とを特徴としている。
次に、本発明の実施例について図面を参照して
説明する。
説明する。
第１図は、本発明の一実施例を示すブロツク図
である。本実施例は、外部回路６とは非同期に動
作するプロセツサ７によつて処理されたデータを
同期化して外部回路６に出力するものである。第
１図に示される同期式データ出力装置は、外部回
路６から与えられるクロツクパルスａを分周し、
時分割多重したチヤンネルアドレス信号ｃと出力
クロツクパルスｂとを生成するカウンタ回路１
と、このチヤンネルアドレス信号ｃを入力とし、
選択信号ｅを出力する選択信号発生回路２と、プ
ロセツサ７から出力されるプロセツサアドレス信
号ｄとカウンタ回路１より出力されるチヤンネル
アドレス信号ｃを、選択信号ｅによつて時分割多
重しメモリアドレス信号ｆを出力するセレクタ回
路３と、プロセツサ７で処理された複数チヤンネ
ルのデータを保持するメモリ回路４と、カウンタ
回路１により出力される出力クロツクパルスｂを
入力とし、メモリ回路４に保持されているデータ
を読み出し、外部回路６に出力するフイリツプフ
ロツプ回路５とで構成される。
である。本実施例は、外部回路６とは非同期に動
作するプロセツサ７によつて処理されたデータを
同期化して外部回路６に出力するものである。第
１図に示される同期式データ出力装置は、外部回
路６から与えられるクロツクパルスａを分周し、
時分割多重したチヤンネルアドレス信号ｃと出力
クロツクパルスｂとを生成するカウンタ回路１
と、このチヤンネルアドレス信号ｃを入力とし、
選択信号ｅを出力する選択信号発生回路２と、プ
ロセツサ７から出力されるプロセツサアドレス信
号ｄとカウンタ回路１より出力されるチヤンネル
アドレス信号ｃを、選択信号ｅによつて時分割多
重しメモリアドレス信号ｆを出力するセレクタ回
路３と、プロセツサ７で処理された複数チヤンネ
ルのデータを保持するメモリ回路４と、カウンタ
回路１により出力される出力クロツクパルスｂを
入力とし、メモリ回路４に保持されているデータ
を読み出し、外部回路６に出力するフイリツプフ
ロツプ回路５とで構成される。
次に、本実施例の動作について、第２図のタイ
ミング図を参照しながら説明する。なお、本実施
例はチヤンネルアドレス信号ｃ、プロセツサアド
レス信号ｄを２ビツトとして説明するが、本発明
の有効性はこれに限定されるものではない。
ミング図を参照しながら説明する。なお、本実施
例はチヤンネルアドレス信号ｃ、プロセツサアド
レス信号ｄを２ビツトとして説明するが、本発明
の有効性はこれに限定されるものではない。
まず、メモリ回路４におけるデータの入出力動
作について説明する。カウンタ回路１は、外部回
路６より与えられるクロツクパルスａを入力と
し、時分割多重されたチヤンネルアドレス信号ｃ
を発生すると同時に、出力クロツクパルスｂを発
生する。選択信号発生回路２は、カウンタ回路１
からのチヤンネルアドレス信号ｃを入力とし、選
択信号ｅを出力する。ここでチヤンネルアドレス
信号ｃは、第２図に示されるようなタイミング、
すなわち“０”，“１”，“２”，“３”，“０”の順
で
繰り返す。また、選択信号ｅは、第２図に示され
るようなタイミングで繰り返し、チヤンネルアド
レスとプロセツサアドレスを多重化するのに使用
される。セレクタ回路３は、カウンタ回路１から
のチヤンネルアドレス信号ｃとプロセツサ７から
のプロセツサアドレス信号ｄを、選択信号発生回
路２からの選択信号ｅで多重化しメモリアドレス
信号ｆを発生する。メモリアドレス信号ｆのタイ
ミングは、第２図に示されるようなものとなる。
メモリ回路４では、メモリアドレス信号ｆに従つ
て、データの入出力動作が行われる。
作について説明する。カウンタ回路１は、外部回
路６より与えられるクロツクパルスａを入力と
し、時分割多重されたチヤンネルアドレス信号ｃ
を発生すると同時に、出力クロツクパルスｂを発
生する。選択信号発生回路２は、カウンタ回路１
からのチヤンネルアドレス信号ｃを入力とし、選
択信号ｅを出力する。ここでチヤンネルアドレス
信号ｃは、第２図に示されるようなタイミング、
すなわち“０”，“１”，“２”，“３”，“０”の順
で
繰り返す。また、選択信号ｅは、第２図に示され
るようなタイミングで繰り返し、チヤンネルアド
レスとプロセツサアドレスを多重化するのに使用
される。セレクタ回路３は、カウンタ回路１から
のチヤンネルアドレス信号ｃとプロセツサ７から
のプロセツサアドレス信号ｄを、選択信号発生回
路２からの選択信号ｅで多重化しメモリアドレス
信号ｆを発生する。メモリアドレス信号ｆのタイ
ミングは、第２図に示されるようなものとなる。
メモリ回路４では、メモリアドレス信号ｆに従つ
て、データの入出力動作が行われる。
次にメモリ回路４に保持されているデータを外
部回路６に出力する場合について説明する。メモ
リアドレス信号ｆに従つて、メモリデータ信号ｇ
に、メモリ回路４に保持してあるデータが出力さ
れる。即ち、選択信号ｅが第２図に示すように
“Ｈ”のときにデータの読み込みが行われ、出力
クロツクパルスｂにより、読み出したデータがフ
イリツプフロツプ回路にラツチされる。第２図
に、これらの信号のタイミングを示す。フイリツ
プフロツプ回路５では、メモリデータ信号ｇを入
力し、カウンタ回路１によつて生成される出力ク
ロツクパルスｂに従つて、データ出力信号ｈを出
力する。出力クロツクパルスｂのタイミング、デ
ータ出力信号ｈのタイミングは、第２図に示され
るようなものとなる。このようにして、メモリ回
路４に保持されているデータは、外部回路６に出
力される。
部回路６に出力する場合について説明する。メモ
リアドレス信号ｆに従つて、メモリデータ信号ｇ
に、メモリ回路４に保持してあるデータが出力さ
れる。即ち、選択信号ｅが第２図に示すように
“Ｈ”のときにデータの読み込みが行われ、出力
クロツクパルスｂにより、読み出したデータがフ
イリツプフロツプ回路にラツチされる。第２図
に、これらの信号のタイミングを示す。フイリツ
プフロツプ回路５では、メモリデータ信号ｇを入
力し、カウンタ回路１によつて生成される出力ク
ロツクパルスｂに従つて、データ出力信号ｈを出
力する。出力クロツクパルスｂのタイミング、デ
ータ出力信号ｈのタイミングは、第２図に示され
るようなものとなる。このようにして、メモリ回
路４に保持されているデータは、外部回路６に出
力される。
次に、メモリ回路４に保持されているデータ
を、プロセツサ７から変更しようとする場合につ
いて説明する。メモリアドレス信号ｆのタイミン
グが第２図に示されているが、選択信号ｅが第２
図に示すように“Ｌ”のときに、プロセツサから
のアドレスがメモリアドレス信号ｆに出力され、
プロセツサ７から変更しようとするデータがメモ
リデータ信号ｇに出力され、メモリ書き込み信号
ｊがプロセツサより出力されてメモリ回路４に変
更しようとするデータが書き込まれる。このよう
にして、メモリ回路に保持されているデータの変
更が行われる。
を、プロセツサ７から変更しようとする場合につ
いて説明する。メモリアドレス信号ｆのタイミン
グが第２図に示されているが、選択信号ｅが第２
図に示すように“Ｌ”のときに、プロセツサから
のアドレスがメモリアドレス信号ｆに出力され、
プロセツサ７から変更しようとするデータがメモ
リデータ信号ｇに出力され、メモリ書き込み信号
ｊがプロセツサより出力されてメモリ回路４に変
更しようとするデータが書き込まれる。このよう
にして、メモリ回路に保持されているデータの変
更が行われる。
〔発明の効果〕
以上説明したように、本発明は、プロセツサに
より複数チヤンネルのデータ処理結果をメモリ回
路に保持し、メモリ回路より外部回路に同期化し
て出力する。これにより、メモリ回路に保持して
いるプロセツサの処理結果を更新する場合だけ、
プロセツサによる出力動作を行うので、プロセツ
サのデータ処理結果を外部回路に出力する時間が
削減できる効果がある。
より複数チヤンネルのデータ処理結果をメモリ回
路に保持し、メモリ回路より外部回路に同期化し
て出力する。これにより、メモリ回路に保持して
いるプロセツサの処理結果を更新する場合だけ、
プロセツサによる出力動作を行うので、プロセツ
サのデータ処理結果を外部回路に出力する時間が
削減できる効果がある。
第１図は、本発明の一実施例を示すブロツク
図、第２図は、第１図に示される実施例のタイミ
ング図である。 １……カウンタ回路、２……選択信号発生回
路、３……セレクタ回路、４……メモリ回路、５
……フイリツプフロツプ回路、６……外部回路、
７……プロセツサ。
図、第２図は、第１図に示される実施例のタイミ
ング図である。 １……カウンタ回路、２……選択信号発生回
路、３……セレクタ回路、４……メモリ回路、５
……フイリツプフロツプ回路、６……外部回路、
７……プロセツサ。
Claims (1)
- 【特許請求の範囲】 １ 複数のチヤンネルのデータをプロセツサで処
理し、この処理された結果を外部回路に同期化し
て出力する同期式データ出力装置において、 前記外部回路から与えられるクロツクパルスを
分周し、時分割多重されたチヤンネルアドレス信
号と出力クロツクパルスとを生成するカウンタ回
路と、 前記カウンタ回路からのチヤンネルアドレス信
号を入力とし、選択信号を出力する選択信号発生
回路と、 前記選択信号発生回路からの選択信号により、
前記プロセツサから出力されるプロセツサアドレ
ス信号と前記カウンタ回路より出力されるチヤン
ネルアドレス信号を時分割多重しメモリアドレス
信号を出力するセレクタ回路と、 前記プロセツサで処理された複数チヤンネルの
データを保持し、前記メモリアドレス信号に従つ
て保持しているデータの入出力動作が行われるメ
モリ回路と、 前記カウンタ回路により出力される出力クロツ
クパルスを入力とし、前記メモリ回路に保持され
ているデータを読み出し、前記外部回路に出力す
るフイリツプフロツプ回路とを有することを特徴
とする同期式データ出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27317787A JPH01116755A (ja) | 1987-10-30 | 1987-10-30 | 同期式データ出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27317787A JPH01116755A (ja) | 1987-10-30 | 1987-10-30 | 同期式データ出力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01116755A JPH01116755A (ja) | 1989-05-09 |
| JPH0563830B2 true JPH0563830B2 (ja) | 1993-09-13 |
Family
ID=17524173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27317787A Granted JPH01116755A (ja) | 1987-10-30 | 1987-10-30 | 同期式データ出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01116755A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49114845A (ja) * | 1973-02-28 | 1974-11-01 | ||
| JPS54131837A (en) * | 1978-04-05 | 1979-10-13 | Hitachi Denshi Ltd | Flag control system |
-
1987
- 1987-10-30 JP JP27317787A patent/JPH01116755A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49114845A (ja) * | 1973-02-28 | 1974-11-01 | ||
| JPS54131837A (en) * | 1978-04-05 | 1979-10-13 | Hitachi Denshi Ltd | Flag control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01116755A (ja) | 1989-05-09 |
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