JPH0444119A - プレジオバッファ - Google Patents
プレジオバッファInfo
- Publication number
- JPH0444119A JPH0444119A JP2153400A JP15340090A JPH0444119A JP H0444119 A JPH0444119 A JP H0444119A JP 2153400 A JP2153400 A JP 2153400A JP 15340090 A JP15340090 A JP 15340090A JP H0444119 A JPH0444119 A JP H0444119A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- data
- address
- output data
- serial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 title claims abstract description 14
- 230000001360 synchronised effect Effects 0.000 abstract description 7
- 230000009977 dual effect Effects 0.000 description 11
- 230000000694 effects Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、相異なるクロック精度を有するクロック源
を持つデータ間で通信を行う、モデム交換機、多重化装
置等においてプレジオ同期を行うプレジオバッファに関
するものである。
を持つデータ間で通信を行う、モデム交換機、多重化装
置等においてプレジオ同期を行うプレジオバッファに関
するものである。
〔従来の技術］
第３図は、従来のプレジオバッファを示すブロック図で
あり、図において、■は入力データ、２はシリアル／パ
ラレル変換器、３ｂはデュアルポートＲＡＭ、４はＳＲ
ＡＭ、５ばパラレル／シリアル変換器、６は出力データ
、７は上記ＳＲＡＭ４のタイミング制御器、８は上記Ｓ
ＲＡＭ４の書き込み／読み出しタイミング制御器、９は
入カデタのクロック、ＩＯｂは読み出しクロック発生用
Ｐ Ｌ Ｌ、１１は出力データクロック、１２は情報速
度設定用ラッチである。
あり、図において、■は入力データ、２はシリアル／パ
ラレル変換器、３ｂはデュアルポートＲＡＭ、４はＳＲ
ＡＭ、５ばパラレル／シリアル変換器、６は出力データ
、７は上記ＳＲＡＭ４のタイミング制御器、８は上記Ｓ
ＲＡＭ４の書き込み／読み出しタイミング制御器、９は
入カデタのクロック、ＩＯｂは読み出しクロック発生用
Ｐ Ｌ Ｌ、１１は出力データクロック、１２は情報速
度設定用ラッチである。
次に動作について説明する。
入力データ１は、シリアル／パラレル変換器２によって
８ｂｉｔのパラレルデータに変換され、ＳＲＡＭ４に書
き込まれる。次に書き込まれたデータは、あるタイミン
グで読み出され、デュアルポートＲＡＭ３ｂに書き込ま
れる。次に書き込みと同時にデュアルポートＲＡＭ３ｂ
からデータを読み出し、パラレル／シリアル変換器５で
シリアルデータに変換して出力データ６として出力され
る。なお、出力データ６は出力データのクロック１１に
同期している。
８ｂｉｔのパラレルデータに変換され、ＳＲＡＭ４に書
き込まれる。次に書き込まれたデータは、あるタイミン
グで読み出され、デュアルポートＲＡＭ３ｂに書き込ま
れる。次に書き込みと同時にデュアルポートＲＡＭ３ｂ
からデータを読み出し、パラレル／シリアル変換器５で
シリアルデータに変換して出力データ６として出力され
る。なお、出力データ６は出力データのクロック１１に
同期している。
上記ＳＲＡＭ４の書き込みアドレスおよび読み出しアド
レスはアドレス制御器７にて発生し、書き込みパルスお
よび読み出し用のタイミングは、書き込み／読み出しタ
イミング制御器８により発生する。また、アドレス制御
器７は、情報速度設定用ラッチ１２により、情報速度に
応じたアドレス制御を行う。
レスはアドレス制御器７にて発生し、書き込みパルスお
よび読み出し用のタイミングは、書き込み／読み出しタ
イミング制御器８により発生する。また、アドレス制御
器７は、情報速度設定用ラッチ１２により、情報速度に
応じたアドレス制御を行う。
ところで、上記ＳＲＡＭ４の書き込みアドレスは、入力
データのクロック９に同期しており、また、読み出しア
ドレスは、出力データのクロックからＰＬＬ１０ｂによ
って発生させた入力データのクロック９と同一速度のク
ロックに同期している。この入力データのクロックと出
力データのクロックとは同一周波数であるが、クロック
源が異なるため、双方のクロック精度に例えば１０−５
程度の誤差があると、書き込みのアドレスと読み出しの
アドレスが接近してＳＲＡＭ４のデータが正しく読み出
されない場合がある。そのため、アドレス制御器７では
書き込みと読み出しのアドレスの距離を判定し、距離が
ある値以下の時、読み出し側のアドレスをスリップさせ
る。このスリップとは巡回するアドレスが例えばＯ→１
→２→３→０である場合に、アドレスが３に達した場合
にＯに戻さずに２や１に戻す操作であり、２や１に戻っ
たアドレスは再び２→３、あるいは１→２→３と増加す
る。
データのクロック９に同期しており、また、読み出しア
ドレスは、出力データのクロックからＰＬＬ１０ｂによ
って発生させた入力データのクロック９と同一速度のク
ロックに同期している。この入力データのクロックと出
力データのクロックとは同一周波数であるが、クロック
源が異なるため、双方のクロック精度に例えば１０−５
程度の誤差があると、書き込みのアドレスと読み出しの
アドレスが接近してＳＲＡＭ４のデータが正しく読み出
されない場合がある。そのため、アドレス制御器７では
書き込みと読み出しのアドレスの距離を判定し、距離が
ある値以下の時、読み出し側のアドレスをスリップさせ
る。このスリップとは巡回するアドレスが例えばＯ→１
→２→３→０である場合に、アドレスが３に達した場合
にＯに戻さずに２や１に戻す操作であり、２や１に戻っ
たアドレスは再び２→３、あるいは１→２→３と増加す
る。
そしてこのスリップ量は、スリップが発生しても、入出
力データのフレーム同期がはずれないように通常フレー
ム長の整数倍に設定される。
力データのフレーム同期がはずれないように通常フレー
ム長の整数倍に設定される。
なお、デュアルポー）ＲＡＭ３ｂは、入力データ１と出
力データ６の情報速度が等しい場合、ラッチにて代用で
きる。
力データ６の情報速度が等しい場合、ラッチにて代用で
きる。
従来のプレジオバッファは、以上のように構成されてい
るので、入出力データのフレーム長としては、８の倍数
である必要があった。例えば１フレ一ム間隔が１／８に
＝１２５μｓである場合、情報速度は６４ ｋ ］（ｚ
の整数倍となる。また、アドレス制御器は、情報速度に
よってアドレス制御を変更する必要があるため、回路が
複雑になるなどの問題点があった。
るので、入出力データのフレーム長としては、８の倍数
である必要があった。例えば１フレ一ム間隔が１／８に
＝１２５μｓである場合、情報速度は６４ ｋ ］（ｚ
の整数倍となる。また、アドレス制御器は、情報速度に
よってアドレス制御を変更する必要があるため、回路が
複雑になるなどの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、フレーム長がある最大値以下であれば任意の
フレーム長のデータでも動作可能で、また、アドレス制
御器の情報速度による設定が不要なプレジオバッファを
得ることを目的とする。
たもので、フレーム長がある最大値以下であれば任意の
フレーム長のデータでも動作可能で、また、アドレス制
御器の情報速度による設定が不要なプレジオバッファを
得ることを目的とする。
この発明に係るプレジオバッファは、アドレス制御回路
を６４ｋＨｚの整数倍の高速クロックで動作させるよう
にしたものである。
を６４ｋＨｚの整数倍の高速クロックで動作させるよう
にしたものである。
この発明においては、アドレス制御回路は６４ｋＨｚの
整数倍で動作するから、入出力データのフレーム長に対
する制限が不要となる。
整数倍で動作するから、入出力データのフレーム長に対
する制限が不要となる。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例によるプレジオバッファを示
す。図において、１は入力データ、２は入力データ１を
８ｂｉｔのパラレルデータに変換するためのシリアル／
パラレル変換器、３ａはデータの速度を変換するための
デュアルポートＲＡＭ、４はシングルポートで１ワード
８ｂｉｔのＳＲＡＭ、３ｂは速度変換用のデュアルポー
トＲＡＭ、５はデュアルポートＲＡＭ３ｂの出力をシリ
アルデータに変換するパラレル／シリアル変換器、６は
出力データ、７はＳＲＡＭ４のアドレスを制御するアド
レス制御器、８はＳＲＡＭ４の書き込み／読み出しのタ
イミングを制御する、書き込み／読み出しタイミング制
御器、９は入力データ１に同期している人力データのク
ロック、１０ａは入力データのクロック９から６４ ｋ
Ｈｚの整数倍のクロックを発生させるＰ Ｌ Ｌ、１
１は出力データ６に同期している出力データのクロック
、１０ｂは出力データのクロックから６４ ｋ Ｈｚの
整数倍のクロックを発生させるＰ Ｌ Ｌ、１２は情報
速度設定用のラッチである。
す。図において、１は入力データ、２は入力データ１を
８ｂｉｔのパラレルデータに変換するためのシリアル／
パラレル変換器、３ａはデータの速度を変換するための
デュアルポートＲＡＭ、４はシングルポートで１ワード
８ｂｉｔのＳＲＡＭ、３ｂは速度変換用のデュアルポー
トＲＡＭ、５はデュアルポートＲＡＭ３ｂの出力をシリ
アルデータに変換するパラレル／シリアル変換器、６は
出力データ、７はＳＲＡＭ４のアドレスを制御するアド
レス制御器、８はＳＲＡＭ４の書き込み／読み出しのタ
イミングを制御する、書き込み／読み出しタイミング制
御器、９は入力データ１に同期している人力データのク
ロック、１０ａは入力データのクロック９から６４ ｋ
Ｈｚの整数倍のクロックを発生させるＰ Ｌ Ｌ、１
１は出力データ６に同期している出力データのクロック
、１０ｂは出力データのクロックから６４ ｋ Ｈｚの
整数倍のクロックを発生させるＰ Ｌ Ｌ、１２は情報
速度設定用のラッチである。
次に動作について説明する。
入力データ１はシリアル／パラレル変換器２によって８
ｂｉｔのパラレルデータに変換される。
ｂｉｔのパラレルデータに変換される。
この８ ｔ＋ ｉ ｔパラレル上データは、デュアルン
ＪＦ−トＲＡＭ３ ａに書き込まれる。次にこのデータ
は、アドレス制御器７にて発生する書き込みアドレスに
従って読み出され、同時にＳＲＡＭ４に書き込まれる。
ＪＦ−トＲＡＭ３ ａに書き込まれる。次にこのデータ
は、アドレス制御器７にて発生する書き込みアドレスに
従って読み出され、同時にＳＲＡＭ４に書き込まれる。
アドレス制御器７から発生する書き込みアドレスおよび
読み出しアドレスは入力データのクロック９、出力デー
タのクロック１１にそれぞれ同期していて、そのクロン
クレートは、６４ｋＨｚの整数倍（６４ｋｘｎＨｚ）と
なっており、かつ下式を満足する。
読み出しアドレスは入力データのクロック９、出力デー
タのクロック１１にそれぞれ同期していて、そのクロン
クレートは、６４ｋＨｚの整数倍（６４ｋｘｎＨｚ）と
なっており、かつ下式を満足する。
このため、ＳＲＡＭ４の書き込みアドレス及び読み出し
アドレスは、８ｂｉｔ単位で変化させれば良く、また入
力データのクロック及び出力データのクロックが６４ｋ
ＸｎＨｚ以下であればどの情報速度のデータでも同一の
アドレス制′４１１で行うことが可能である。
アドレスは、８ｂｉｔ単位で変化させれば良く、また入
力データのクロック及び出力データのクロックが６４ｋ
ＸｎＨｚ以下であればどの情報速度のデータでも同一の
アドレス制′４１１で行うことが可能である。
また同様に、書き込み／読み出しタイミング制御器８番
こついても８ｂｉｔ単位で書き込み／読み出しのタイミ
ングを調整すれば良いので、制御が簡単になる。
こついても８ｂｉｔ単位で書き込み／読み出しのタイミ
ングを調整すれば良いので、制御が簡単になる。
ＳＲＡＭ４から読み出されたデータは、同時にデュアル
ボー１−ＲＡＭ３ｂに書き込まれ、次に出力データのク
ロック１１に同期して読み出され、パラレル／シリアル
変換器５によりシリアルデータに変換され、出力データ
６として出力される。
ボー１−ＲＡＭ３ｂに書き込まれ、次に出力データのク
ロック１１に同期して読み出され、パラレル／シリアル
変換器５によりシリアルデータに変換され、出力データ
６として出力される。
なお、上記実施例では、デュアルボー１− ＲＡ Ｍ３
ａ、３ｂを用いて情報速度の変換を行ったものを示した
が、Ｆ Ｉ Ｆ Ｏ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ
０ｕｔ）メモリを用いてもよい。第２図はこのようにし
て第２の実施例を示し、図中１３ａ、１３ｂはＦＩＦＯ
である。
ａ、３ｂを用いて情報速度の変換を行ったものを示した
が、Ｆ Ｉ Ｆ Ｏ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ
０ｕｔ）メモリを用いてもよい。第２図はこのようにし
て第２の実施例を示し、図中１３ａ、１３ｂはＦＩＦＯ
である。
また、上記実施例ではデュアルポートＲＡ Ｍ ３ａか
ら読み出されたデータをＳＲＡＭに入力するようにした
が、ＤＲＡＭを用いてもよく、上記実施例と同様の効果
を奏する。
ら読み出されたデータをＳＲＡＭに入力するようにした
が、ＤＲＡＭを用いてもよく、上記実施例と同様の効果
を奏する。
さらに、上記実施例では入力シリアルデータを８ｂｉｔ
パラレルデータに変換し、かつ情報速度を６４ｋＨｚと
したものを示したが、本発明はこれ以外のｂｉｔ長、デ
ータ速度にも当然適用でき、−に記実施例と同様の効果
を奏する。
パラレルデータに変換し、かつ情報速度を６４ｋＨｚと
したものを示したが、本発明はこれ以外のｂｉｔ長、デ
ータ速度にも当然適用でき、−に記実施例と同様の効果
を奏する。
［発明の効果］
以上のように、この発明によれば、プレジオバッファの
アドレス制御を５４ｋＸｎＨｚの高速のクロックを用い
て行うように構成したので、情報速度についての制限が
なくなり、またアドレス制御回路の構成が簡単になると
いう効果がある。
アドレス制御を５４ｋＸｎＨｚの高速のクロックを用い
て行うように構成したので、情報速度についての制限が
なくなり、またアドレス制御回路の構成が簡単になると
いう効果がある。
第１図はこの発明の一実施例によるプレジオバッファを
示すブロック図、第２図はこの発明の他の実施例を示す
ブロック図、第３図は従来のプレジオバッファを示すブ
ロック図である。 図において、■は入力データ、２はシリアル／パラレル
変換器、３ａ、３ｂはデュアルボー１− ＲＡＭ、４は
ＳＲＡＭ、５はパラレル／シリアル変換器、６は出力デ
ータ、７はアドレス制御器、８は書き込み／読み出しタ
イミング制御器、９ば入力データのクロック、１０ａ、
１０ｂはＰＬＬ、１１は出力データのクロック、１２は
情報速度設定用ラッチ、１３ａ、１３ｂはＦＩＦＯを示
す。 なお図中同一符号は同−又は相当部分を示す。
示すブロック図、第２図はこの発明の他の実施例を示す
ブロック図、第３図は従来のプレジオバッファを示すブ
ロック図である。 図において、■は入力データ、２はシリアル／パラレル
変換器、３ａ、３ｂはデュアルボー１− ＲＡＭ、４は
ＳＲＡＭ、５はパラレル／シリアル変換器、６は出力デ
ータ、７はアドレス制御器、８は書き込み／読み出しタ
イミング制御器、９ば入力データのクロック、１０ａ、
１０ｂはＰＬＬ、１１は出力データのクロック、１２は
情報速度設定用ラッチ、１３ａ、１３ｂはＦＩＦＯを示
す。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）入力シリアルデータを８ｂｉｔパラレルデータに
変換するシリアル／パラレル変換器と、該シリアル／パ
ラレル変換器の出力を入力とし、出力側の速度変換器に
パラレルデータを出力するＲＡＭと、 出力側の速度変換器の出力をシリアルデータに変換する
パラレル／シリアル変換器と、 上記ＲＡＭのアドレスを制御するアドレス制御器とを備
え、 異なるクロック系を接続するためのプレジオ同期を行な
うプレジオバッファにおいて、 上記シリアル／パラレル変換器と上記ＲＡＭとの間に挿
入され、上記パラレルデータを速度変換する速度変換器
を備え、 上記アドレス制御器の書き込み／読み出しアドレス出力
、アドレスのスリップ制御を、入力データ及び出力デー
タのクロックを逓倍して作成した６４ＫＨｚの整数倍の
クロックに同期して行うようにしたことを特徴とするプ
レジオバッファ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2153400A JPH0444119A (ja) | 1990-06-11 | 1990-06-11 | プレジオバッファ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2153400A JPH0444119A (ja) | 1990-06-11 | 1990-06-11 | プレジオバッファ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0444119A true JPH0444119A (ja) | 1992-02-13 |
Family
ID=15561666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2153400A Pending JPH0444119A (ja) | 1990-06-11 | 1990-06-11 | プレジオバッファ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0444119A (ja) |
-
1990
- 1990-06-11 JP JP2153400A patent/JPH0444119A/ja active Pending
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