JPH066879A - 時分割スイッチ - Google Patents
時分割スイッチInfo
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- JPH066879A JPH066879A JP15988792A JP15988792A JPH066879A JP H066879 A JPH066879 A JP H066879A JP 15988792 A JP15988792 A JP 15988792A JP 15988792 A JP15988792 A JP 15988792A JP H066879 A JPH066879 A JP H066879A
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- Japan
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- data
- time
- speed
- highway
- division
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【目的】 時分割スイッチに関し、各種の伝送速度を有
する時分割ハイウェイを収容可能な時分割スイッチを実
現することを目的とする。 【構成】 入力時分割ハイウェイ２００から所定の伝送
速度以下の任意速度および所定のフレーム周期で到着す
るデータに速度調整用の無効データを付加し、所定の伝
送速度および所定のフレーム周期に変換して出力する第
一の速度変換手段４００と、第一の速度変換手段が出力
するデータを時分割交換し、所定の伝送速度および所定
のフレーム周期で出力する時分割スイッチ本体１００
と、時分割スイッチ本体が出力するデータから速度調整
用の無効データを除去し、出力時分割ハイウェイ３００
に合致した伝送速度および所定のフレーム周期で出力時
分割ハイウェイに送出する第二の速度変換手段５００と
を設ける様に構成する。
する時分割ハイウェイを収容可能な時分割スイッチを実
現することを目的とする。 【構成】 入力時分割ハイウェイ２００から所定の伝送
速度以下の任意速度および所定のフレーム周期で到着す
るデータに速度調整用の無効データを付加し、所定の伝
送速度および所定のフレーム周期に変換して出力する第
一の速度変換手段４００と、第一の速度変換手段が出力
するデータを時分割交換し、所定の伝送速度および所定
のフレーム周期で出力する時分割スイッチ本体１００
と、時分割スイッチ本体が出力するデータから速度調整
用の無効データを除去し、出力時分割ハイウェイ３００
に合致した伝送速度および所定のフレーム周期で出力時
分割ハイウェイに送出する第二の速度変換手段５００と
を設ける様に構成する。
Description
【０００１】
【産業上の利用分野】本発明は、時分割スイッチに係
り、特に各種伝送速度の時分割ハイウェイから到着する
データを交換可能とする時分割スイッチに関する。
り、特に各種伝送速度の時分割ハイウェイから到着する
データを交換可能とする時分割スイッチに関する。
【０００２】
【従来の技術】図４は従来ある時分割スイッチの一例を
示す図であり、図５は図４におけるハイウェイデータの
一例を示す図である。
示す図であり、図５は図４におけるハイウェイデータの
一例を示す図である。
【０００３】図４に示される時分割スイッチ１は、通話
路メモリ１１および制御メモリ１２を具備し、時分割ハ
イウェイ２I から到着するハイウェイデータ（Ｄ2I）を
シーケンシャルに書込んでランダムに読出し、ハイウェ
イデータ（Ｄ2O）として時分割ハイウェイ２O に送出す
る。
路メモリ１１および制御メモリ１２を具備し、時分割ハ
イウェイ２I から到着するハイウェイデータ（Ｄ2I）を
シーケンシャルに書込んでランダムに読出し、ハイウェ
イデータ（Ｄ2O）として時分割ハイウェイ２O に送出す
る。
【０００４】ハイウェイデータ（Ｄ2I）は、図５に示す
如く、所定のフレーム周期（Ｆ）で繰返されるｎ個のタ
イムスロット（ＴＳ1 ）乃至（ＴＳn ）により伝送され
るデータ（ｄ1 ）乃至（ｄn ）から構成されている。
如く、所定のフレーム周期（Ｆ）で繰返されるｎ個のタ
イムスロット（ＴＳ1 ）乃至（ＴＳn ）により伝送され
るデータ（ｄ1 ）乃至（ｄn ）から構成されている。
【０００５】従って、通話路メモリ１１および制御メモ
リ１２は、それぞれｎ個のアドレス（ａ1 ）および（ａ
2 ）を有しており、ハイウェイデータ（Ｄ2I）に同期し
たフレームパルス（ＦＰ）およびクロック信号（ＣＬ
Ｋ）を基準として動作し、通話路メモリ１１は時分割ハ
イウェイ２I からフレーム周期（Ｆ）毎に到着するデー
タ（ｄ1 ）乃至（ｄn ）を、各アドレス（ａ1 ）＝
「１」乃至「ｎ」に到着順に書込み、また制御メモリ１
２からフレーム周期（Ｆ）毎に供給されるアドレス（ａ
1 ）＝「ａx1」乃至「ａxn」（但し「ａx1」乃至
「ａxn」はそれぞれ「１」乃至「ｎ」の何れか）に書込
まれているデータ（ｄx1）乃至（ｄxn）を順次読出し、
ハイウェイデータ（Ｄ2O）として時分割ハイウェイ２O
に送出する。
リ１２は、それぞれｎ個のアドレス（ａ1 ）および（ａ
2 ）を有しており、ハイウェイデータ（Ｄ2I）に同期し
たフレームパルス（ＦＰ）およびクロック信号（ＣＬ
Ｋ）を基準として動作し、通話路メモリ１１は時分割ハ
イウェイ２I からフレーム周期（Ｆ）毎に到着するデー
タ（ｄ1 ）乃至（ｄn ）を、各アドレス（ａ1 ）＝
「１」乃至「ｎ」に到着順に書込み、また制御メモリ１
２からフレーム周期（Ｆ）毎に供給されるアドレス（ａ
1 ）＝「ａx1」乃至「ａxn」（但し「ａx1」乃至
「ａxn」はそれぞれ「１」乃至「ｎ」の何れか）に書込
まれているデータ（ｄx1）乃至（ｄxn）を順次読出し、
ハイウェイデータ（Ｄ2O）として時分割ハイウェイ２O
に送出する。
【０００６】なお制御メモリ１２の各アドレス（ａ2 ）
＝「１」乃至「ｎ」には、図示されぬ処理部から制御バ
ス１３を経由して入力される通話路メモリ１１のアドレ
ス（ａ1 ）＝「ａx1」乃至「ａxn」が書込まれている。
＝「１」乃至「ｎ」には、図示されぬ処理部から制御バ
ス１３を経由して入力される通話路メモリ１１のアドレ
ス（ａ1 ）＝「ａx1」乃至「ａxn」が書込まれている。
【０００７】
【発明が解決しようとする課題】以上の説明から明らか
な如く、従来ある時分割スイッチにおいては、時分割ハ
イウェイ２I から到着するハイウェイデータ（Ｄ2I）が
直接通話路メモリ１１に書込まれ、また通話路メモリ１
１から読出されたハイウェイデータ（Ｄ2I）が直接時分
割ハイウェイ２O に送出される為、通話路メモリ１１お
よび制御メモリ１２のアドレス数は、ハイウェイデータ
（Ｄ2I）および（Ｄ2O）のタイムスロット数と一致して
いる必要があり、時分割スイッチ１に収容する時分割ハ
イウェイ２ I および２O のフレーム周期およびクロック
周期（伝送速度）が限定される問題があった。
な如く、従来ある時分割スイッチにおいては、時分割ハ
イウェイ２I から到着するハイウェイデータ（Ｄ2I）が
直接通話路メモリ１１に書込まれ、また通話路メモリ１
１から読出されたハイウェイデータ（Ｄ2I）が直接時分
割ハイウェイ２O に送出される為、通話路メモリ１１お
よび制御メモリ１２のアドレス数は、ハイウェイデータ
（Ｄ2I）および（Ｄ2O）のタイムスロット数と一致して
いる必要があり、時分割スイッチ１に収容する時分割ハ
イウェイ２ I および２O のフレーム周期およびクロック
周期（伝送速度）が限定される問題があった。
【０００８】本発明は、各種の伝送速度を有する時分割
ハイウェイを収容可能な時分割スイッチを実現すること
を目的とする。
ハイウェイを収容可能な時分割スイッチを実現すること
を目的とする。
【０００９】
【課題を解決するための手段】図１は本発明の原理を示
す図である。図１において、１００は時分割スイッチ本
体、２００は入力時分割ハイウェイ、３００は出力時分
割ハイウェイである。
す図である。図１において、１００は時分割スイッチ本
体、２００は入力時分割ハイウェイ、３００は出力時分
割ハイウェイである。
【００１０】４００は、本発明により設けられた第一の
速度変換手段である。５００は、本発明により設けられ
た第二の速度変換手段である。
速度変換手段である。５００は、本発明により設けられ
た第二の速度変換手段である。
【００１１】
【作用】第一の速度変換手段４００は、入力時分割ハイ
ウェイ２００から所定の伝送速度以下の任意速度および
所定のフレーム周期で到着するデータに速度調整用の無
効データを付加し、所定の伝送速度および所定のフレー
ム周期に変換して出力する。
ウェイ２００から所定の伝送速度以下の任意速度および
所定のフレーム周期で到着するデータに速度調整用の無
効データを付加し、所定の伝送速度および所定のフレー
ム周期に変換して出力する。
【００１２】時分割スイッチ本体１００は、第一の速度
変換手段４００が出力するデータを時分割交換し、所定
の伝送速度および所定のフレーム周期で出力する。第二
の速度変換手段５００は、時分割スイッチ本体１００が
出力するデータから速度調整用の無効データを除去し、
出力時分割ハイウェイ３００に合致した伝送速度および
所定のフレーム周期で出力時分割ハイウェイ３００に送
出する。
変換手段４００が出力するデータを時分割交換し、所定
の伝送速度および所定のフレーム周期で出力する。第二
の速度変換手段５００は、時分割スイッチ本体１００が
出力するデータから速度調整用の無効データを除去し、
出力時分割ハイウェイ３００に合致した伝送速度および
所定のフレーム周期で出力時分割ハイウェイ３００に送
出する。
【００１３】従って、時分割スイッチ本体が動作する所
定の伝送速度以下の任意の伝送速度を有する入力および
出力時分割ハイウェイを収容可能な時分割スイッチが実
現可能となり、当該時分割スイッチの適用範囲が大幅に
拡大される。
定の伝送速度以下の任意の伝送速度を有する入力および
出力時分割ハイウェイを収容可能な時分割スイッチが実
現可能となり、当該時分割スイッチの適用範囲が大幅に
拡大される。
【００１４】
【実施例】以下、本発明の一実施例を図面により説明す
る。図２は本発明の一実施例による時分割スイッチを示
す図であり、図３は図２におけるハイウェイデータの一
例を示す図である。なお、全図を通じて同一符号は同一
対象物を示す。
る。図２は本発明の一実施例による時分割スイッチを示
す図であり、図３は図２におけるハイウェイデータの一
例を示す図である。なお、全図を通じて同一符号は同一
対象物を示す。
【００１５】図２においては、図１における時分割スイ
ッチ本体１００として時分割スイッチ本体１０が示さ
れ、また図１における入力時分割ハイウェイ２００およ
び出力時分割ハイウェイ３００として時分割ハイウェイ
２０I および２０O が示され、また図１における第一の
速度変換手段４００として、速度変換部４１およびタイ
ミング生成部４２から構成される第一の速度変換部４０
が設けられ、また図１における第二の速度変換手段５０
０として、速度変換部５１およびタイミング生成部５２
から構成される第二の速度変換部５０が設けられてい
る。
ッチ本体１００として時分割スイッチ本体１０が示さ
れ、また図１における入力時分割ハイウェイ２００およ
び出力時分割ハイウェイ３００として時分割ハイウェイ
２０I および２０O が示され、また図１における第一の
速度変換手段４００として、速度変換部４１およびタイ
ミング生成部４２から構成される第一の速度変換部４０
が設けられ、また図１における第二の速度変換手段５０
０として、速度変換部５１およびタイミング生成部５２
から構成される第二の速度変換部５０が設けられてい
る。
【００１６】なお時分割スイッチ本体１０は、図４にお
ける時分割スイッチ１と同様に、それぞれｎ個のアドレ
ス（ａ1 ）および（ａ2 ）を有する通話路メモリ１１お
よび制御メモリ１２を具備し、所定のフレーム周期
（Ｆ）を有するフレームパルス（ＦＰ10）および所定の
クロック周期を有するクロック信号（ＣＬＫ10）に同期
して動作するものとする。
ける時分割スイッチ１と同様に、それぞれｎ個のアドレ
ス（ａ1 ）および（ａ2 ）を有する通話路メモリ１１お
よび制御メモリ１２を具備し、所定のフレーム周期
（Ｆ）を有するフレームパルス（ＦＰ10）および所定の
クロック周期を有するクロック信号（ＣＬＫ10）に同期
して動作するものとする。
【００１７】なお制御メモリ１２の各アドレス（ａ2 ）
＝「１」乃至「ｎ」には、図示されぬ処理部から制御バ
ス１３を経由して入力される通話路メモリ１１のアドレ
ス（ａ1 ）＝「ａx1」乃至「ａxn」が書込まれるが、通
話路メモリ１１のアドレス（ａ1 ）＝「１」乃至「ｍ」
のみが時分割交換の対象となる為、アドレス（ａ2 ）＝
「１」乃至「ｍ」に書込まれるアドレス（ａ1 ）＝「ａ
x1」乃至「ａxm」は、アドレス（ａ1 ）＝「１」乃至
「ｍ」の何れかに相当し、残るアドレス（ａ2 ）＝「ｍ
＋１」乃至「ｎ」にはアドレス（ａ1 ）＝「ａx(m+1)」
乃至「ａxn」＝「ｍ＋１」乃至「ｎ」が書込まれる。
＝「１」乃至「ｎ」には、図示されぬ処理部から制御バ
ス１３を経由して入力される通話路メモリ１１のアドレ
ス（ａ1 ）＝「ａx1」乃至「ａxn」が書込まれるが、通
話路メモリ１１のアドレス（ａ1 ）＝「１」乃至「ｍ」
のみが時分割交換の対象となる為、アドレス（ａ2 ）＝
「１」乃至「ｍ」に書込まれるアドレス（ａ1 ）＝「ａ
x1」乃至「ａxm」は、アドレス（ａ1 ）＝「１」乃至
「ｍ」の何れかに相当し、残るアドレス（ａ2 ）＝「ｍ
＋１」乃至「ｎ」にはアドレス（ａ1 ）＝「ａx(m+1)」
乃至「ａxn」＝「ｍ＋１」乃至「ｎ」が書込まれる。
【００１８】図２および図３において、時分割ハイウェ
イ２０I からは、図３に示す如く、所定のフレーム周期
（Ｆ）で繰返されるｍ個（但しｍ≦ｎ）のタイムスロッ
ト（ＴＳ1 ）乃至（ＴＳm ）により伝送されるデータ
（ｄ1 ）乃至（ｄm ）から構成されるハイウェイデータ
（Ｄ20I ）が到着し、速度変換部４１に入力される。
イ２０I からは、図３に示す如く、所定のフレーム周期
（Ｆ）で繰返されるｍ個（但しｍ≦ｎ）のタイムスロッ
ト（ＴＳ1 ）乃至（ＴＳm ）により伝送されるデータ
（ｄ1 ）乃至（ｄm ）から構成されるハイウェイデータ
（Ｄ20I ）が到着し、速度変換部４１に入力される。
【００１９】またタイミング生成部４２には、ハイウェ
イデータ（Ｄ20I ）に同期したフレームパルス（ＦＰ
20I ）およびクロック信号（ＣＬＫ20I ）が入力され
る。タイミング生成部４２は、入力されたフレームパル
ス（ＦＰ20I ）およびクロック信号（ＣＬＫ20I ）を基
準として書込タイミング信号を生成し、速度変換部４１
に供給する。
イデータ（Ｄ20I ）に同期したフレームパルス（ＦＰ
20I ）およびクロック信号（ＣＬＫ20I ）が入力され
る。タイミング生成部４２は、入力されたフレームパル
ス（ＦＰ20I ）およびクロック信号（ＣＬＫ20I ）を基
準として書込タイミング信号を生成し、速度変換部４１
に供給する。
【００２０】速度変換部４１は、タイミング生成部４２
から供給される書込タイミング信号に同期して、時分割
ハイウェイ２０I から一フレーム周期（Ｆ）毎に入力さ
れるハイウェイデータ（Ｄ20I ）〔＝（ｄ1 ）乃至（ｄ
m ）〕を蓄積する。
から供給される書込タイミング信号に同期して、時分割
ハイウェイ２０I から一フレーム周期（Ｆ）毎に入力さ
れるハイウェイデータ（Ｄ20I ）〔＝（ｄ1 ）乃至（ｄ
m ）〕を蓄積する。
【００２１】なお速度変換部４１は、それぞれｎ個のデ
ータを蓄積する二組の領域を有し、ｍ個のデータ
（ｄ1 ）乃至（ｄm ）が蓄積された残りのｋ個＝（ｎ−
ｍ）の領域には、速度調整用の無効データ（以後スタッ
フデータ（ｓ）と称する）が書込まれている。
ータを蓄積する二組の領域を有し、ｍ個のデータ
（ｄ1 ）乃至（ｄm ）が蓄積された残りのｋ個＝（ｎ−
ｍ）の領域には、速度調整用の無効データ（以後スタッ
フデータ（ｓ）と称する）が書込まれている。
【００２２】また速度変換部４１は、時分割スイッチ本
体１０に入力されるフレームパルス（ＦＰ10）およびク
ロック信号（ＣＬＫ10）に同期して、蓄積動作が終了し
ている領域に蓄積されているｍ個のデータ（ｄ1 ）乃至
（ｄm ）およびｋ個のスタッフデータ（ｓ）を順次読出
し、ハイウェイデータ（Ｄ30I ）（図３参照）として書
込ハイウェイ３０I を経由して時分割スイッチ本体１０
内の通話路メモリ１１に入力する。
体１０に入力されるフレームパルス（ＦＰ10）およびク
ロック信号（ＣＬＫ10）に同期して、蓄積動作が終了し
ている領域に蓄積されているｍ個のデータ（ｄ1 ）乃至
（ｄm ）およびｋ個のスタッフデータ（ｓ）を順次読出
し、ハイウェイデータ（Ｄ30I ）（図３参照）として書
込ハイウェイ３０I を経由して時分割スイッチ本体１０
内の通話路メモリ１１に入力する。
【００２３】通話路メモリ１１は、図４におけると同様
に、入力されるフレームパルス（ＦＰ10）およひクロッ
ク信号（ＣＬＫ10）に同期して、書込ハイウェイ３０I
から入力されるハイウェイデータ（Ｄ30I ）〔＝
（ｄ1 ）乃至（ｄm ）およびｋ個のスタッフデータ
（ｓ）〕を、各アドレス（ａ1 ）＝「１」乃至「ｎ」に
到着順に（シーケンシャルに）書込み、また制御メモリ
１２から供給されるアドレス（ａ 1 ）＝「ａx1」乃至
「ａxn」に書込まれているデータ（ｄx1）乃至（ｄxn）
を順次（ランダムに）読出し、ハイウェイデータ（Ｄ
30O ）として読出ハイウェイ３０O を経由して第二の速
度変換部５０内の速度変換部５１に入力する。
に、入力されるフレームパルス（ＦＰ10）およひクロッ
ク信号（ＣＬＫ10）に同期して、書込ハイウェイ３０I
から入力されるハイウェイデータ（Ｄ30I ）〔＝
（ｄ1 ）乃至（ｄm ）およびｋ個のスタッフデータ
（ｓ）〕を、各アドレス（ａ1 ）＝「１」乃至「ｎ」に
到着順に（シーケンシャルに）書込み、また制御メモリ
１２から供給されるアドレス（ａ 1 ）＝「ａx1」乃至
「ａxn」に書込まれているデータ（ｄx1）乃至（ｄxn）
を順次（ランダムに）読出し、ハイウェイデータ（Ｄ
30O ）として読出ハイウェイ３０O を経由して第二の速
度変換部５０内の速度変換部５１に入力する。
【００２４】従って、通話路メモリ１１のｎ個のアドレ
ス（ａ1 ）＝「１」乃至「ｎ」の内、アドレス（ａ1 ）
＝「１」乃至「ｍ」には時分割ハイウェイ２０I から一
フレーム周期（Ｆ）毎に入力されるハイウェイデータ
（Ｄ20I ）〔＝（ｄ1 ）乃至（ｄm ）〕が書込まれ、残
るアドレス（ａ1 ）＝「ｍ＋１」乃至「ｎ」には第一の
速度変換部４０において付加されたスタッフデータ
（ｓ）がそれぞれ書込まれる。
ス（ａ1 ）＝「１」乃至「ｎ」の内、アドレス（ａ1 ）
＝「１」乃至「ｍ」には時分割ハイウェイ２０I から一
フレーム周期（Ｆ）毎に入力されるハイウェイデータ
（Ｄ20I ）〔＝（ｄ1 ）乃至（ｄm ）〕が書込まれ、残
るアドレス（ａ1 ）＝「ｍ＋１」乃至「ｎ」には第一の
速度変換部４０において付加されたスタッフデータ
（ｓ）がそれぞれ書込まれる。
【００２５】またハイウェイデータ（Ｄ30O ）が読出さ
れる場合には、アドレス（ａ1 ）＝「１」乃至「ｍ」に
書込まれているデータ（ｄ1 ）乃至（ｄm ）が、制御メ
モリ１２から供給されるアドレス（ａ1 ）＝（ａx1）乃
至（ａxm）に従ってランダムに読出され〔アドレス（ａ
1 ）＝（ａx1）乃至（ａxm）から読出されたデータを
（ｄx1）乃至（ｄxm）と称する〕、その後アドレス（ａ
1 ）＝「ｍ＋１」乃至「ｎ」に書込まれているスタッフ
データ（ｓ）が、制御メモリ１２から供給されるアドレ
ス（ａ1 ）＝「ａx(m+1)」乃至「ａxn」＝「ｍ＋１」乃
至「ｎ」に従って読出される。
れる場合には、アドレス（ａ1 ）＝「１」乃至「ｍ」に
書込まれているデータ（ｄ1 ）乃至（ｄm ）が、制御メ
モリ１２から供給されるアドレス（ａ1 ）＝（ａx1）乃
至（ａxm）に従ってランダムに読出され〔アドレス（ａ
1 ）＝（ａx1）乃至（ａxm）から読出されたデータを
（ｄx1）乃至（ｄxm）と称する〕、その後アドレス（ａ
1 ）＝「ｍ＋１」乃至「ｎ」に書込まれているスタッフ
データ（ｓ）が、制御メモリ１２から供給されるアドレ
ス（ａ1 ）＝「ａx(m+1)」乃至「ａxn」＝「ｍ＋１」乃
至「ｎ」に従って読出される。
【００２６】一方第二の速度変換部５０内のタイミング
生成部５２には、時分割スイッチ本体１０からフレーム
パルス（ＦＰ10）およびクロック信号（ＣＬＫ10）が入
力され、また第一の速度変換部４０に入力されているフ
レームパルス（ＦＰ20I ）およびクロック信号（ＣＬＫ
20I ）が入力される。
生成部５２には、時分割スイッチ本体１０からフレーム
パルス（ＦＰ10）およびクロック信号（ＣＬＫ10）が入
力され、また第一の速度変換部４０に入力されているフ
レームパルス（ＦＰ20I ）およびクロック信号（ＣＬＫ
20I ）が入力される。
【００２７】タイミング生成部５２は、入力されたフレ
ームパルス（ＦＰ10）およびクロック信号（ＣＬＫ10）
を基準として書込タイミング信号を生成し、また入力さ
れたフレームパルス（ＦＰ20I ）およびクロック信号
（ＣＬＫ20I ）を基準として読出タイミングを生成し、
速度変換部５１に供給する。
ームパルス（ＦＰ10）およびクロック信号（ＣＬＫ10）
を基準として書込タイミング信号を生成し、また入力さ
れたフレームパルス（ＦＰ20I ）およびクロック信号
（ＣＬＫ20I ）を基準として読出タイミングを生成し、
速度変換部５１に供給する。
【００２８】速度変換部５１は、速度変換部４１と同様
に、それぞれｎ個のデータを蓄積する二組の領域を有
し、タイミング生成部５２から供給される書込タイミン
グ信号に同期して、各フレーム周期（Ｆ）毎に入力され
るハイウェイデータ（Ｄ30O ）〔＝ｍ個のデータ
（ｄx1）乃至（ｄxm）およびｋ個のスタッフデータ
（ｓ）〕を、各領域に交互に蓄積する。
に、それぞれｎ個のデータを蓄積する二組の領域を有
し、タイミング生成部５２から供給される書込タイミン
グ信号に同期して、各フレーム周期（Ｆ）毎に入力され
るハイウェイデータ（Ｄ30O ）〔＝ｍ個のデータ
（ｄx1）乃至（ｄxm）およびｋ個のスタッフデータ
（ｓ）〕を、各領域に交互に蓄積する。
【００２９】また速度変換部５１は、タイミング生成部
５２から供給される読出タイミングに同期して、蓄積動
作が終了している領域に蓄積されているｍ個のデータ
（ｄx1）乃至（ｄxm）を順次読出し、ハイウェイデータ
（Ｄ20O ）（図３参照）として時分割ハイウェイ２０O
に送出し、ｋ個のスタッフデータ（ｓ）は送出しない。
５２から供給される読出タイミングに同期して、蓄積動
作が終了している領域に蓄積されているｍ個のデータ
（ｄx1）乃至（ｄxm）を順次読出し、ハイウェイデータ
（Ｄ20O ）（図３参照）として時分割ハイウェイ２０O
に送出し、ｋ個のスタッフデータ（ｓ）は送出しない。
【００３０】更にタイミング生成部５２に入力されたフ
レームパルス（ＦＰ20I ）およびクロック信号（ＣＬＫ
20I ）は、フレームパルス（ＦＰ20O ）およびクロック
信号（ＣＬＫ20O ）として、ハイウェイデータ
（Ｄ20O ）と並行して出力される。
レームパルス（ＦＰ20I ）およびクロック信号（ＣＬＫ
20I ）は、フレームパルス（ＦＰ20O ）およびクロック
信号（ＣＬＫ20O ）として、ハイウェイデータ
（Ｄ20O ）と並行して出力される。
【００３１】以上の説明から明らかな如く、本実施例に
よれば、第一の速度変換部４０が、時分割ハイウェイ２
０I から入力されるフレームパルス（ＦＰ20I ）および
クロック信号（ＣＬＫ20I ）に同期したハイウェイデー
タ（Ｄ20I ）〔＝（ｄ1 ）乃至（ｄm ）〕を、フレーム
パルス（ＦＰ10）およびクロック信号（ＣＬＫ10）に同
期したハイウェイデータ（Ｄ30I ）〔＝（ｄ1 ）乃至
（ｄm ）およびｋ個のスタッフデータ（ｓ）〕に変換し
て時分割スイッチ本体１０に入力し、時分割スイッチ本
体１０は、所定のフレームパルス（ＦＰ10）およびクロ
ック信号（ＣＬＫ 10）に同期してハイウェイデータ（Ｄ
30I ）をシーケンシャルに書込み、また所定のフレーム
パルス（ＦＰ10）およびクロック信号（ＣＬＫ10）に同
期してデータ（ｄ1 ）乃至（ｄm ）の部分のみを時分割
交換したハイウェイデータ（Ｄ30O）〔＝（ｄx1）乃至
（ｄxm）およびｋ個のスタッフデータ（ｓ）〕を読出
し、また第二の速度変換部５０は、ハイウェイデータ
（Ｄ30O ）をフレームパルス（ＦＰ20I ）およびクロッ
ク信号（ＣＬＫ20I ）に同期したハイウェイデータ（Ｄ
20 I ）〔＝（ｄx1）乃至（ｄxm）〕に変換して時分割ハ
イウェイ２０O に送出する為、時分割ハイウェイ２０I
および２０O の伝送得度（クロック周期）が変更されて
も、時分割スイッチ本体１０は常に一定のフレームパル
ス（ＦＰ10）およびクロック信号（ＣＬＫ10）に同期し
て動作することが可能となり、第一の速度変換部４０お
よび第二の速度変換部５０を時分割ハイウェイ２０I お
よび２０O に適合させることにより、時分割スイッチ本
体１０のクロック信号（ＣＬＫ10）以下の任意のクロッ
ク信号（ＣＬＫ20I ）および（ＣＬＫ20O ）に同期した
時分割ハイウェイ２０I および２０O を収容することが
可能となる。
よれば、第一の速度変換部４０が、時分割ハイウェイ２
０I から入力されるフレームパルス（ＦＰ20I ）および
クロック信号（ＣＬＫ20I ）に同期したハイウェイデー
タ（Ｄ20I ）〔＝（ｄ1 ）乃至（ｄm ）〕を、フレーム
パルス（ＦＰ10）およびクロック信号（ＣＬＫ10）に同
期したハイウェイデータ（Ｄ30I ）〔＝（ｄ1 ）乃至
（ｄm ）およびｋ個のスタッフデータ（ｓ）〕に変換し
て時分割スイッチ本体１０に入力し、時分割スイッチ本
体１０は、所定のフレームパルス（ＦＰ10）およびクロ
ック信号（ＣＬＫ 10）に同期してハイウェイデータ（Ｄ
30I ）をシーケンシャルに書込み、また所定のフレーム
パルス（ＦＰ10）およびクロック信号（ＣＬＫ10）に同
期してデータ（ｄ1 ）乃至（ｄm ）の部分のみを時分割
交換したハイウェイデータ（Ｄ30O）〔＝（ｄx1）乃至
（ｄxm）およびｋ個のスタッフデータ（ｓ）〕を読出
し、また第二の速度変換部５０は、ハイウェイデータ
（Ｄ30O ）をフレームパルス（ＦＰ20I ）およびクロッ
ク信号（ＣＬＫ20I ）に同期したハイウェイデータ（Ｄ
20 I ）〔＝（ｄx1）乃至（ｄxm）〕に変換して時分割ハ
イウェイ２０O に送出する為、時分割ハイウェイ２０I
および２０O の伝送得度（クロック周期）が変更されて
も、時分割スイッチ本体１０は常に一定のフレームパル
ス（ＦＰ10）およびクロック信号（ＣＬＫ10）に同期し
て動作することが可能となり、第一の速度変換部４０お
よび第二の速度変換部５０を時分割ハイウェイ２０I お
よび２０O に適合させることにより、時分割スイッチ本
体１０のクロック信号（ＣＬＫ10）以下の任意のクロッ
ク信号（ＣＬＫ20I ）および（ＣＬＫ20O ）に同期した
時分割ハイウェイ２０I および２０O を収容することが
可能となる。
【００３２】なお、図２および図３はあく迄本発明の一
実施例に過ぎず、例えば時分割スイッチ本体１００、入
力時分割ハイウェイ２００および出力時分割ハイウェイ
３００は図示される時分割スイッチ本体１０、第一の速
度変換部４０および第二の速度変換部５０に限定される
ことは無く、他に幾多の変形が考慮されるが、何れの場
合にも本発明の効果は変わらない。
実施例に過ぎず、例えば時分割スイッチ本体１００、入
力時分割ハイウェイ２００および出力時分割ハイウェイ
３００は図示される時分割スイッチ本体１０、第一の速
度変換部４０および第二の速度変換部５０に限定される
ことは無く、他に幾多の変形が考慮されるが、何れの場
合にも本発明の効果は変わらない。
【００３３】
【発明の効果】以上、本発明によれば、時分割スイッチ
本体が動作する所定の伝送速度以下の任意の伝送速度を
有する入力および出力時分割ハイウェイを収容可能な時
分割スイッチが実現可能となり、当該時分割スイッチの
適用範囲が大幅に拡大される。
本体が動作する所定の伝送速度以下の任意の伝送速度を
有する入力および出力時分割ハイウェイを収容可能な時
分割スイッチが実現可能となり、当該時分割スイッチの
適用範囲が大幅に拡大される。
【図１】 本発明の原理を示す図
【図２】 本発明の一実施例による時分割スイッチを示
す図
す図
【図３】 図２におけるハイウェイデータの一例を示す
図
図
【図４】 従来ある時分割スイッチの一例を示す図
【図５】 図４におけるハイウェイデータの一例を示す
図
図
１ 時分割スイッチ ２I 、２O 、２０I 、２０O 時分割ハイウェイ １０、１００ 時分割スイッチ本体 １１ 通話路メモリ １２ 制御メモリ １３ 制御バス ３０I 書込ハイウェイ ３０O 読出ハイウェイ ４０ 第一の速度変換部 ４１、５１ 速度変換部 ４２、５２ タイミング生成部 ５０ 第二の速度変換部 ２００ 入力時分割ハイウェイ ３００ 出力時分割ハイウェイ ４００ 第一の速度変換手段 ５００ 第二の速度変換手段
Claims (1)
- 【請求項１】 入力時分割ハイウェイ（２００）から所
定の伝送速度以下の任意速度および所定のフレーム周期
で到着するデータに速度調整用の無効データを付加し、
前記所定の伝送速度および所定のフレーム周期に変換し
て出力する第一の速度変換手段（４００）と、 前記第一の速度変換手段（４００）が出力するデータを
時分割交換し、前記所定の伝送速度および所定のフレー
ム周期で出力する時分割スイッチ本体（１００）と、 前記時分割スイッチ本体（１００）が出力するデータか
ら前記速度調整用の無効データを除去し、出力時分割ハ
イウェイ（３００）に合致した伝送速度および前記所定
のフレーム周期で前記出力時分割ハイウェイ（３００）
に送出する第二の速度変換手段（５００）とを設けるこ
とを特徴とする時分割スイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15988792A JPH066879A (ja) | 1992-06-19 | 1992-06-19 | 時分割スイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15988792A JPH066879A (ja) | 1992-06-19 | 1992-06-19 | 時分割スイッチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH066879A true JPH066879A (ja) | 1994-01-14 |
Family
ID=15703356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15988792A Withdrawn JPH066879A (ja) | 1992-06-19 | 1992-06-19 | 時分割スイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH066879A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6553026B1 (en) | 1998-07-09 | 2003-04-22 | Nec Corporation | Communication path switching apparatus, communication path switching method, and computer program product for controlling communication path switching system |
-
1992
- 1992-06-19 JP JP15988792A patent/JPH066879A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6553026B1 (en) | 1998-07-09 | 2003-04-22 | Nec Corporation | Communication path switching apparatus, communication path switching method, and computer program product for controlling communication path switching system |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |