JPS58151745A - ル−プ式デ−タハイウエイの同期装置 - Google Patents
ル−プ式デ−タハイウエイの同期装置Info
- Publication number
- JPS58151745A JPS58151745A JP57035585A JP3558582A JPS58151745A JP S58151745 A JPS58151745 A JP S58151745A JP 57035585 A JP57035585 A JP 57035585A JP 3558582 A JP3558582 A JP 3558582A JP S58151745 A JPS58151745 A JP S58151745A
- Authority
- JP
- Japan
- Prior art keywords
- bits
- memory
- delay
- address
- data
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/42—Loop networks
- H04L12/422—Synchronisation for ring networks
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、時分割多重方式等のループ式データハイウェ
イにおいて、ループ全体の遅延時間の調整を行なうルー
プ式データハイウェイの同期装置に関するものである。
イにおいて、ループ全体の遅延時間の調整を行なうルー
プ式データハイウェイの同期装置に関するものである。
第１図に示すようにループ式データハイウェイは１つの
同期装置１−０と複数個の端局１−１〜１−ｎからなり
、第２図に示すような伝送フレームｙが周回している。
同期装置１−０と複数個の端局１−１〜１−ｎからなり
、第２図に示すような伝送フレームｙが周回している。
第２図に示す同期用フレームヘッド８０発生およびルー
プ全体の遅延時間を調整して伝送フレームが連続するよ
うにするのが上記同期装置である。
プ全体の遅延時間を調整して伝送フレームが連続するよ
うにするのが上記同期装置である。
従来、ループ式データハイウェイの同期装置の遅延時間
調整回路としては第３図に示すものがあった。第３図に
おいて、入力は、直並列変換部１によシ直列のデータか
ら並列のデータに変換され読み出しおよび書き込み可能
なメモ＋７ （ＲＡ Ｍ ）２に書き込まれ、次にメモ
リ２から読み出されたデータは並直列変換部３により並
列から直列のデータに変換され、出力となる。一方、フ
レーム同期部４は入力からフレームヘッドを検出し、メ
モＩ７２への書き込みアドレスと書き込みタイミングパ
ルスを発生する。６はメモリ２への読み出しアドレス、
読み出しタイミングパルスおよび並直列変換部３へのタ
イミングパルスを発生するタイミング発生部である。６
はフレーム同期部４からの書き込みタイミングパルスと
タイミング発生部６からの読み出しタイミングパルスを
受け、この両者の時間関係を調整し、メモリ２−・の実
際の書き込みおよび読み出しのだめのタイミングパルス
を発生し、このタイミングパルスに対応して書き込みア
ドレスと読み出しアドレスを切換えてメモリ２に与える
アドレス切換部７に切換信号を発生する制御部である。
調整回路としては第３図に示すものがあった。第３図に
おいて、入力は、直並列変換部１によシ直列のデータか
ら並列のデータに変換され読み出しおよび書き込み可能
なメモ＋７ （ＲＡ Ｍ ）２に書き込まれ、次にメモ
リ２から読み出されたデータは並直列変換部３により並
列から直列のデータに変換され、出力となる。一方、フ
レーム同期部４は入力からフレームヘッドを検出し、メ
モＩ７２への書き込みアドレスと書き込みタイミングパ
ルスを発生する。６はメモリ２への読み出しアドレス、
読み出しタイミングパルスおよび並直列変換部３へのタ
イミングパルスを発生するタイミング発生部である。６
はフレーム同期部４からの書き込みタイミングパルスと
タイミング発生部６からの読み出しタイミングパルスを
受け、この両者の時間関係を調整し、メモリ２−・の実
際の書き込みおよび読み出しのだめのタイミングパルス
を発生し、このタイミングパルスに対応して書き込みア
ドレスと読み出しアドレスを切換えてメモリ２に与える
アドレス切換部７に切換信号を発生する制御部である。
ループ式データハイウェイにおいて正常に時分割多重動
作が行なわれるためには、各端局がフレームに同期して
いなければならない、それにはフレームが連続して周回
している必要がある。ところがループ全体の遅延時間は
、伝送路による遅延時間や接続されている各端局による
遅延時間により必ずしも１フレームの長さに対応したも
のとはならない。したがって同期装置は、ループ全体の
遅延時間の変動を吸収し、常にフレームが連続してルー
プを周回するように第３図に示す遅延時間調整回路によ
り調整していた。
作が行なわれるためには、各端局がフレームに同期して
いなければならない、それにはフレームが連続して周回
している必要がある。ところがループ全体の遅延時間は
、伝送路による遅延時間や接続されている各端局による
遅延時間により必ずしも１フレームの長さに対応したも
のとはならない。したがって同期装置は、ループ全体の
遅延時間の変動を吸収し、常にフレームが連続してルー
プを周回するように第３図に示す遅延時間調整回路によ
り調整していた。
次に従来の上記装置の動作について説明する。
ここでメモリの並列ビット数を８ビツトとする。
第４図におけるａ ％ ｆは第３図に記入したａ ％
ｆ点に対応した信号波形である。ａは読み出しタイミン
グパルスで、メモリが８ビット並列であるので８ビツト
ごとの繰り返しである。ｂも同様の書き込みタイミング
パルスである、Ｃは読み出しアドレス、ｄは書き込みア
ドレスである。読み出しタイミングパルスａと書き込み
タイミングパルスｂの時間関係は任意であるため、両者
が近づいたり、一致する場合があり、この場合は正常に
動作が行なわれなくなるので、上記両者の時間関係を調
整することが必要である。ｅはその調整されたパルスで
ｅ−１は読み出し用、ｅ−２は書き込み用である。ここ
ではパルスｆｉｌ−１は読み出しタイミングパルスに等
しく、パルスｅ−２は時間的にパルスｅ−１の中間に発
生するとする。したがってメモリアドレスｆは上記パル
スｅに対応して書き込みアドレスＷと読み出しアドレス
Ｒを繰シ返す。
ｆ点に対応した信号波形である。ａは読み出しタイミン
グパルスで、メモリが８ビット並列であるので８ビツト
ごとの繰り返しである。ｂも同様の書き込みタイミング
パルスである、Ｃは読み出しアドレス、ｄは書き込みア
ドレスである。読み出しタイミングパルスａと書き込み
タイミングパルスｂの時間関係は任意であるため、両者
が近づいたり、一致する場合があり、この場合は正常に
動作が行なわれなくなるので、上記両者の時間関係を調
整することが必要である。ｅはその調整されたパルスで
ｅ−１は読み出し用、ｅ−２は書き込み用である。ここ
ではパルスｆｉｌ−１は読み出しタイミングパルスに等
しく、パルスｅ−２は時間的にパルスｅ−１の中間に発
生するとする。したがってメモリアドレスｆは上記パル
スｅに対応して書き込みアドレスＷと読み出しアドレス
Ｒを繰シ返す。
以上の動作においてメモリからの読み出しに関しては安
定しておシ問題はないが、書き込みタイミンクパルスｂ
と書き込みアドレスｄは、ループ全体の遅延時間により
任意の時間関係をとりえるので、どのような時間関係に
対しても安定した動作をするように対策しなければなら
ない。すなわち、書き込み途中においてアドレスおよび
データは変化してはいけない。このためにはアドレス。
定しておシ問題はないが、書き込みタイミンクパルスｂ
と書き込みアドレスｄは、ループ全体の遅延時間により
任意の時間関係をとりえるので、どのような時間関係に
対しても安定した動作をするように対策しなければなら
ない。すなわち、書き込み途中においてアドレスおよび
データは変化してはいけない。このためにはアドレス。
データともに二重に保持しておく必要があシ、回路が複
雑になる欠点があった。
雑になる欠点があった。
本発明は、直並列変換部の前に遅延量を変えられる遅延
用レジスタを設けることにより、上記のアドレスおよび
データの保持を不要とした簡単な構成のループ式データ
ハイウェイの同期装置を提供するものである。
用レジスタを設けることにより、上記のアドレスおよび
データの保持を不要とした簡単な構成のループ式データ
ハイウェイの同期装置を提供するものである。
本発明は、メモリへの入力の前に遅延量可変の遅延用レ
ジスタを設け、遅延量を書き込みアドレスと読み出しア
ドレスの下位ビット（該ビット数ｎは、メモリの並列ビ
ット数ｍと２ｎ＝ｍの関係にある。、）の差で決めるこ
とにより、メモリへの書き込みおよび読み出しのタイミ
ング、書き込みおよび読み出しのアドレスの切換タイミ
ングをループ全体の遅延時間に関係なく固定でき、しか
も書き込みアドレス、データ共に保持しておく必要がな
くなる。
ジスタを設け、遅延量を書き込みアドレスと読み出しア
ドレスの下位ビット（該ビット数ｎは、メモリの並列ビ
ット数ｍと２ｎ＝ｍの関係にある。、）の差で決めるこ
とにより、メモリへの書き込みおよび読み出しのタイミ
ング、書き込みおよび読み出しのアドレスの切換タイミ
ングをループ全体の遅延時間に関係なく固定でき、しか
も書き込みアドレス、データ共に保持しておく必要がな
くなる。
本発明の実施例を第５図、第６図にしたがって説明する
。第６図において第３図と同番号をもつものは同等機能
をもつブロックである。メモリの並列ビット数を８ビツ
トとする。このとき、メモＩ７２の入力の前に挿入され
た遅延用レジスタ８は、フレーム同期部４のもつ同期用
のカウンタの下位３ビツトｑ（上位ビットはメモリ３へ
の書き込みアドレスとなる。）とタイミング発生部６の
もつパルス発生用カウンタの下位３ビツトｋ（上位ビッ
トはメモリ３への読み出しアドレスとなる。）によりデ
ータを０から７ビツトまでの範囲で遅延量を変えられる
。
。第６図において第３図と同番号をもつものは同等機能
をもつブロックである。メモリの並列ビット数を８ビツ
トとする。このとき、メモＩ７２の入力の前に挿入され
た遅延用レジスタ８は、フレーム同期部４のもつ同期用
のカウンタの下位３ビツトｑ（上位ビットはメモリ３へ
の書き込みアドレスとなる。）とタイミング発生部６の
もつパルス発生用カウンタの下位３ビツトｋ（上位ビッ
トはメモリ３への読み出しアドレスとなる。）によりデ
ータを０から７ビツトまでの範囲で遅延量を変えられる
。
次にこの装置の動作について説明する。第６図において
、ｑは装置への入力であり、出力りと８ビツトずつのタ
イムスロットで考えると６ビツトのずれがあるとする。
、ｑは装置への入力であり、出力りと８ビツトずつのタ
イムスロットで考えると６ビツトのずれがあるとする。
このときフレーム同期部４とタイミング発生部６のそれ
ぞれのカウンタの下位３ピッ）ｊ、により遅延用レジス
タ８は入力ｑを６ビツト遅延させｉとする、このことは
上記２つのカウンタの下位３ビツトの差をなくしたのと
等価である。この遅延によりメモリ２に対しては８ビツ
トずつのタイムスロットがそろうので、メモリ２への書
き込みタイミングパルス、読み出しタイミングパルス、
書き込みおよび読み出しのアドレスの切換タイミングは
固定でき、高速動作となっても、低速のメモリで安定彦
動作が得られる。
ぞれのカウンタの下位３ピッ）ｊ、により遅延用レジス
タ８は入力ｑを６ビツト遅延させｉとする、このことは
上記２つのカウンタの下位３ビツトの差をなくしたのと
等価である。この遅延によりメモリ２に対しては８ビツ
トずつのタイムスロットがそろうので、メモリ２への書
き込みタイミングパルス、読み出しタイミングパルス、
書き込みおよび読み出しのアドレスの切換タイミングは
固定でき、高速動作となっても、低速のメモリで安定彦
動作が得られる。
以上説明したように本発明によれば、遅延量可変の遅延
用レジスタを設けることにより、７′モリへの書き込み
及び読み出しのタイムスロットがそろえられるだめ、メ
モリへの各タイミングパルスおよびアドレスが固定した
タイミングで与えられ、安定した動作が得られる。
用レジスタを設けることにより、７′モリへの書き込み
及び読み出しのタイムスロットがそろえられるだめ、メ
モリへの各タイミングパルスおよびアドレスが固定した
タイミングで与えられ、安定した動作が得られる。
第１図はループ式データハイウェイの構成図、第２図は
上記ループ式データハイウェイにおいて伝送されるフレ
ームのフォーマットを表わす図、第３図はループ式デー
タハイウェイの同期装置の従来の遅延調整回路の構成を
示すブロック図、第４図は第３図に示した回路の動作説
明図、第６図は本発明の一実施例におけるループ式デー
タハイウェイの同期装置の要部構成を示すブロック図、
第６図は第６図に示した装置の動作説明図である。 １−０・・・・・・同期装置、１−１〜１−ｎ・・・・
・・端局、１・・・・・・直並列変換部、２・・・・・
・メモリ、３・・・・・・並直列変換部、４・・・・・
・フレーム同期部、６・・・・・・タイミング発生部、
６・・・・・・制御部、７・・・・・・アドレス切換部
、８・・・・・・遅延用レジスタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図 第４図 （Ｊ＋メモリ７ト１ス ＲＷＲＷＲクイムヌ０・
ｌＦθヒノト
上記ループ式データハイウェイにおいて伝送されるフレ
ームのフォーマットを表わす図、第３図はループ式デー
タハイウェイの同期装置の従来の遅延調整回路の構成を
示すブロック図、第４図は第３図に示した回路の動作説
明図、第６図は本発明の一実施例におけるループ式デー
タハイウェイの同期装置の要部構成を示すブロック図、
第６図は第６図に示した装置の動作説明図である。 １−０・・・・・・同期装置、１−１〜１−ｎ・・・・
・・端局、１・・・・・・直並列変換部、２・・・・・
・メモリ、３・・・・・・並直列変換部、４・・・・・
・フレーム同期部、６・・・・・・タイミング発生部、
６・・・・・・制御部、７・・・・・・アドレス切換部
、８・・・・・・遅延用レジスタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図 第４図 （Ｊ＋メモリ７ト１ス ＲＷＲＷＲクイムヌ０・
ｌＦθヒノト
Claims (1)
- 伝送路による遅延時間および接続される端局の数に対応
する遅延時間を与える調整用メモリと、０ビツトから前
記調整用メモリの並列ビット数より１ビツト少ないビッ
ト数までの間で遅延ビット数を可変できる遅延用レジス
タを備え、この遅延用レジスタの遅延量により上記メモ
リへの書き込データハイウェイの同期装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57035585A JPS58151745A (ja) | 1982-03-05 | 1982-03-05 | ル−プ式デ−タハイウエイの同期装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57035585A JPS58151745A (ja) | 1982-03-05 | 1982-03-05 | ル−プ式デ−タハイウエイの同期装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58151745A true JPS58151745A (ja) | 1983-09-09 |
Family
ID=12445846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57035585A Pending JPS58151745A (ja) | 1982-03-05 | 1982-03-05 | ル−プ式デ−タハイウエイの同期装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58151745A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6143852A (ja) * | 1984-08-07 | 1986-03-03 | Aihon Kk | ル−プ式時分割多重デ−タウェイの通信方式 |
| JPH02226930A (ja) * | 1989-02-28 | 1990-09-10 | Meidensha Corp | 伝送遅延位相補償回路 |
-
1982
- 1982-03-05 JP JP57035585A patent/JPS58151745A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6143852A (ja) * | 1984-08-07 | 1986-03-03 | Aihon Kk | ル−プ式時分割多重デ−タウェイの通信方式 |
| JPH0453138B2 (ja) * | 1984-08-07 | 1992-08-25 | Aiphone Co Ltd | |
| JPH02226930A (ja) * | 1989-02-28 | 1990-09-10 | Meidensha Corp | 伝送遅延位相補償回路 |
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