JPS6242698A

JPS6242698A - 回線設定回路

Info

Publication number: JPS6242698A
Application number: JP18110385A
Authority: JP
Inventors: Yoichi Ito; 陽一伊藤; Kuniharu Hirose; 広瀬　邦治; Masayuki Ohama; 大濱　雅幸; Yoshinobu Abe; 阿部　洗悦; Noriyuki Terada; 寺田　紀之
Original assignee: Nippon Telegraph and Telephone Corp; Oki Electric Industry Co Ltd
Current assignee: Nippon Telegraph and Telephone Corp; Oki Electric Industry Co Ltd
Priority date: 1985-08-20
Filing date: 1985-08-20
Publication date: 1987-02-24
Also published as: JPH0417597B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明はデジタル回路網の回線設定方式、特に回路規模
を約半分に低減して装置の小型化及び経済化に寄与する
回線設定方式に関するものである。

（従来の技術）従来のアナログ網で実施されていた配分架に↓る空間的
回線設定に代って、デジタル同期網においては同期多重
化レベルでタイムスロットの入替により時間的に回路設
定を実施することが可能となったＯこのようなデジタル網における回路設定の方式を示す技
術としては施設、３３Ｃ１１〕（昭和５６−１ｌ−１５
）（社）電気通信協会、中浜、笹平２国枝Ｐ、９５−１
０６、研究実用化報告、且（１１３（１９８０−１１−
２２）Ｂ本電信電話公社武蔵野電気通信研究所、柏原、
用島、Ｐ、１９４．７−１９６８に記載されるものがあ
った。

上記の回線設定を実施する回線設定回路は同期多重変換
装置の中心的な部分である。以下、同期多重変換装置に
ついて説明することにする。

同期多重変換装置は１．５４４　Ｍｂ　ｉ　ｔ／ａ又は
６．３１２Ｍｂｉｔ／ｓのデジタル伝送路を終端し、６
チャネルの回線設定群（Ｈａｎｄｌｉｎｇ　Ｇｒｏｕｐ
　：ＨＧ　）の単位で回線設定を行い、同単位で回線終
端し、２．０４８Ｍｂｉｔ／ｓまたは８．１９２Ｍｂｊ
ｔ／　ｓの局内インタフェースによシデジタル交換機に
接続される。

回線設定はデータ列の時間及び空間のタイムスロット占
有位置を入れ替えるＴＳＩ　（Ｔｉｍｅ　ＳｌｏｔＩｎ
ｔｅｒｃｈａｎｇｅｒ　）により実現され、このタイム
スロット入替え順序を外部より制御できる構成として半
固定時間スイッチが実現される。

同期多重変換装置とデジタル伝送路とのインタフェース
条件及び同期多重変換装置と交換機とのインタフェース
条件は次のようになっている。

同期多重変換装置が収容するデジタル伝送路は１．５４
４　Ｍｂｉｔ／ｓ　１次群伝送路及び６．３１２　Ｍｂ
　ｉ　ｔ／　Ｓ２次群伝送路であシ、各伝送路インタフ
ェースのチャネル容量は６４　ｋｂｉｔ／３電話チャネ
ル換算にてそれぞれ２４チャネル、９６チャネルでちる
。一方、交換機とのインタフェースは２．０４８Ｍｂｉ
ｔ／、。

または８．１９２　Ｍｂｉｔ／　、の局内インタフェー
スにより行われ、各局内インターフェースのチャネル容
量はそれぞれ３０チャネル、１２０チャネルとなってい
る。

同期多重変換装置においては、さきに記述した伝送路終
端機能２回線設定機能２回線終端機能。

局内インタフェース機能に加え、こうした伝送路及び局
内のインタフェース条件によシ各インタフェースの信号
速度、チャネル容量の変換を行う多重変換機能が必要で
ある。

次に同期多重変換装置において、回線設定および多重変
換を実現する回路の従来の構成法について説明する。な
お、以降の説明においては、説明の繁雑化を避けるため
に、伝送路インタフェースを６．３１２　Ｍ　ｂｉ　ｔ
７３２次群インタフェース、局内インタフェースを８．
１９２　Ｍｂｉｔ／ｓ局内インタフェースに制限すると
とＫするが、他の伝送路インタフェース、局内インタフ
ェースが収容されている場合も同様に実現可能でおる。

第２図は、同期多重変換装置の回線設定回路および多重
変換装置の一構成例を示すブロック図で、伝送路から局
内への方向（Ｒ方向）の回線設定回路を示す。ｌＮ１（
ｔ＝１〜４０）は、それぞれ６、３１２　Ｍｂｔｔ／ｓ
　２次群伝送路インタフェースよシ受信され、８．１９
２　Ｍｂｉｔ／ａに速度変換された９６チャネル多重信
号である。９６チャネル多重信号５本は多重変換回路１
により１２０チャネル多重信号４本へ変換される。以下
この多重変換回路１を５／４変換回路と呼ぶことにする
。２〜８もそれぞれ同様の５／４変換回路であシ、これ
らの合計８個の５／４変換回路により、伝送路側から送
られてくる９６チャネルの多重信号４０本は１２０チャ
ネルの多重信号３２本に多重変換される。９は回線設定
回路でちシ、１〜８の５／４変換回路で変換された１２
０チャネル多重信号３２本を回線編集群ＨＧ（６チャネ
ル単位）ごとにタイムスロットの入れ替えによる回線設
定を行い１２０チャネル多重信号を送出する。０ＵＴｔ
　（ｉ　＝１〜３２）はそれぞれ信号速度８．１９２　
Ｍｂｉｔ／ｓの１２０チャネル多重信号であシ、局内イ
ンタフェースに送出される。

以上の説明においては、伝送路から局内への方向（Ｒ方
向）の多重変換と回線設定について述べたが、局内から
伝送路への方向（Ｓ方向）についてはＲ方向と全く対称
な構成、すなわち４１５変換回路と回線設定回路が必要
となる。

回線設定回路９は、入力データの時間的順序を入れ替え
て出力する機能を有するため、なんらかのメモリ機能が
必要である。その原理を第３図に示す。

同図中、１０はデータメモリ、１１はデータメモリ１０
の入力、１２はアドレスカウンタ、１３ハ書込みアドレ
ス、１４はアドレスコントロールメモリ、１５は読み出
しアドレス、１６はデータ・メモリ１０の出力である。

データメモリ１０の入力１１に到来したデータＤＩＮは
、アドレスカウンタ１２の出力である書き込みアドレス
１３にしたがってデータメモリ１０に順番（５ｅｑｕｅ
ｎｔｉａｌ　）に書き込まれる。書き込みアドレス１３
は、アドレスコントロールメモ！ＪＩＪＫも同時に与え
られ、アドレスコントロールメモリ１４は、与えられた
アドレス１３に対応してあらかじめ書き込まれていた読
み出しアドレス１５をデータメモリ１０に与える。デー
タメモリ１０は、このアドレス１５にしたがって出力１
６にデータを読み出し、出力ＤＯＵＴとする。即ち、デ
ータメモリの入出力間のタイムスロット変換情報をアド
レスコントロールメモリ１４に記憶させていることにな
シ、デルタメモＩ）　１　ｏかものデータ読み出しの順
番はこのタイムスロット変換情報に従っている。

このようなチャネル入替機能を有する装置においては、
任意のチャネルについて、同一フレーム内の全ビットが
一体となって扱われるとともに、他フレーム内のビット
列との順序が保たれることが必要となる。これをＴＳＳ
Ｉ　（Ｔｉｍｅ　５ｌｏｔ　ＳｅｑｕｅｎｃｅＩｎｔｅ
ｇｒｉｔｙ　）という。ＴＳＳＩを保証するために上記
の回線設定回路ではダブルバッファ形式を採用している
。これは、データの２周期分の容量を有するメモリに対
して、１周期ごとに書き込みと読み出しを行うもので、
原理を示すブロック図を第４図に示す。１７は回線設定
回路の入力、１８はスイッチ、１９はデータメモリ、２
０はデータメモリ１９の入力、２１はアドレスカウンタ
、２２は書き込みアドレス、２３はスイッチ、２４はデ
ータメモリ１９の書き込みアドレス、２５はアドレスコ
ントロールメモリ、２６は読み出しアドレス、２７はス
イッチ、２８はデータメモリ、２９はデータメモリ２８
の読み出しアドレス、３０はデータメモリ２８の出力、
３１はスイッチ、３２は回線設定回路の出力、３３はデ
ータメモリ２８の入力、３４はデータメモリ２８の書き
込みアドレス、３５はデータメモリ１９の読み出しアド
レス、３６はデータメモリ１９の出力でちる。スイッチ
１８　、２３　、２７　、３１は第１の周期には実線側
に接続され、第２の周期には破線側に接続され、以後同
様に９１１．？替えられる。

第１の周期において、回線設定回路の入力１７はスイッ
チ１８Ｖｃよって、データメモリ１９の入力２０に接続
される。またアドレスカウンタ２１の出力である書き込
みアドレス２２はスイッチ２３によってデータメモリ１
９の書き込みアドレス２４に接続される。これによって
第１の周期における全データがデータメモリ１９に書き
込まれ。

る。一方、アドレスコントロールメモリ２５の出力であ
る読み出しアドレス２６はスイッチ２２によって、デー
タメモリ２８の読み出しアドレス２９に接続される。ま
たデータメモリ２８の出力３０はスイッチ３１によって
回線設定回路の出力３２に接続される。これによって、
第１の周期にはデータメモリ２８の内容が出力として読
み出される。第２の周期においてはスイッチ１８，２３
゜２７．３１の接続が逆転し、入力１７がｒ−タメモリ
２８に書き込まれ、データメモリ１９の内容が出力３２
となる。以上の動作のタイムチャートを第５図に示す。

ここでは、１周期分のデータを４ビツトとし、書き込み
は１．２．３．４の順で、読み出しは２，４，３．１の
順で行う場合について示した。各メモリについてＷは書
き込み、Ｒは読み出しを示す。また、アドレスカウンタ
のリセットは２周期ごとに行う。これから明らかなよう
に、すべてのデータは１周期分の遅延をもって読み出さ
れるため、ＴＳＳ　Ｉは保証されている。この方法はデ
ータ１周期分（第５図では４ビツト）の容量を有するメ
モリを２個並列に用いることから並列形ダブルバッファ
形式と呼ばれる。

実際の回線設定回路では、データの入出力は８．１９２
　Ｍｂ　ｉ　ｔ／　ｓの局内フレームフォーマットに従
っておシ、１２０ＣＨ（２０ＨＧ）分の８ビツトデータ
を直並列変換したのちに回線設定を行うためＨＧ単位の
回線設定を行う場合の１周期１６０ビツトとなる。この
値は約１／６フレームに相幽する。また、データメモリ
については、アドレスカウンタ内蔵形のＬＳＩが開発さ
れている。

（発明が解決しようとする問題点）しかしながら上記した回線設定方式においては、２個の
データメモリと多数の切υ替えスイッチが必要であシ、
アドレスカウンタのリセットヲ約１７３フレームごとに
行うなど、ハードウェアの規模が大きくなるとともに制
御回路も複雑になるという問題があった。

（問題点を解決するための手段）本発明は同期多重変換装置の回線設定方式を、１フレ一
ム分のデータビット数に相当する容量をもつデータメモ
リに入力データの書き込みを行い、回線設定周期１周期
分だけ遅延して該データを読みだし、１フレ一ム周期に
つき１回アドレスカウンタのリセットを行うこととした
。

（作　用）１フレ一ム分のデータビット数に相当する容量ヲモつデ
ータメモリに、入力データをフレームの先頭から書き込
み、フレームの先頭を書き込んだ時から回線設定周期１
周期分だけ遅延して該データを読み出すので、同一フレ
ーム内の全ビットが一体となって扱われるとともに、他
フレーム内のビット列との順序が保たれ、ＴＳＳ　Ｉが
保証される。

また、アドレスカウンタのリセットは１フレ一ム周期に
１回行われる。

（実施例）第６図は本発明の原理である直列形ダブルバッファ形式
のタイムチャートを１周期内のデータの数を少なくし簡
略化して示したものである。１周期内の入力データを４
ビツトとする。入力ｒ−タの各ビットの時間幅を２等分
し、分割した時間の前半でデータメモリにｒ−夕を書き
込み、後半でデータメモリからデータを読み出す。この
とき、データの書き込みと読みだしのアドレスは］周期
ことに逆転させる。なお、データメモリの容量は８ビツ
トとし、ある−周期内ではデータメモリの前半ビットに
ｆ−夕を書き込み、後半４ビツトからデータを読みだす
。次の一周期内では逆に、データメモリの前半４ビツト
からデータを読み出し。

後半４ビツトにデータを書き込む。したがって、第４図
に示すように２個のデータメモリを使用せずに、２個分
の容量を有する１個のデータメモリを用いて、入力デー
タの速度の２倍の速度の書き込み／読み出しサイクルで
時分割的にダブルバッファ形式を実現している。この場
合、基本的なブロック図は第３図と同じになる。

第６図のタイムチャートでは、１周期ごとにデータの書
き込みと読み出しの各アドレスを入れかえている。しか
し、例えば１フレ一ム分のデータに対応する容量を有す
るデータメモリに、先頭アドレスから順に入力データを
書き込み、１周期ののちに読み出しを開始してもダブル
バッファ形式が実現できる。したがって、回線設定回路
において、データメモリの容量を１０２４ビツト（８，
１９２Ｍｂｉｔ／ｓ局内フレームの１フレーム中のビｙ
　ト数）に設定し、入力データを順次書き込み、１周期
に相当する１６０ビツト（約１／６フレーム）ののちに
アドレスコントロールメモリの内容に従って読み出すこ
とによシダプルバッファ形式が実現できる。

第１図は本発明を用いて３８４０ＣＨ分の回線設定回路
を実現した場合のブロック図である。同図中、３７はデ
ータメモリ部、３８〜４ノは入力データ１フレーム分の
容量を有するデータメモリ、４２〜４５はそれぞれデー
タメモリ３８〜４１のデータ入力、４６はアドレスカウ
ンタ、４７は書き込みアドレス、４８はアドレスコント
ロールメモリ、４９は読み出しアドレス、５０〜５３は
それぞれデータメモリ３８〜４１の出力、５４はデータ
メモリの出力５０〜５３をデータ入力とし、読み出しア
ドレス４９を制御入力とするセレクタである。

入力の３８４０　ＣＨは回線編集単位で６４０　ＨＧで
あシ、直並列変換した８、１９２　Ｍｂｉｔ７’！ｌの
局内フレームは１６０　ＨＧでちるので、３８４０ＣＩ
（の入力データを１個のデータメモリで直列型ダブルバ
ッファ形式の回線設定をするには、データメモリの動作
周波数は、８．１９２ＭＨｚＸ２Ｘ６４０ＨＧ／１６０ＨＧ　＝６
５．５３６　ＭＨｚとなる。このような高速メモリは現
在存在しないので、４個のデータメモリを並列に用い、
それぞれのデータメモリは８．１９２　Ｍｂ　ｉ　ｔ／
ｓの局内フレーム１本（１６０ＨＧ）の回線設定を行う
。その際、書き込みと読み出しの動作周波数は１６．３
８４　Ｍｌ（ｚとなる。

第１図において、３７は９６０ＣＨ（１，６０ＨＧ）対
応のデータメモリ部で、３８〜４１の４個のデータメモ
リによって構成される。このデータメモリ部４個によっ
て３８４０ＣＨ（６４０ＨＧ）対応の回線設定回路を実
現している。即ちデータメモリの各入力４２〜４５は、
他のデータメモリ部内の対応するデータメモリの入力と
共通になっており、アトし／スカウンタ４６の出力であ
る書き込、みアドレス４７に従って全データメモリ部に
対して、ＤＩＮｉ（ｉ＝１〜４）の６４０　ＨＧ分のデ
ータが順次書き込゛まれる。一方アドレスコントロール
メモリ４８の出力である読み出しアドレス４９によシ、
各データメモリ部は６４０　ＨＧ中１６０ＨＧ（７）ｆ
−タを読み出す。それら１６０　ＨＧのデータはデータ
メモリ部内の各データメモリの出力５０〜５３をセレク
タ５４によって選択し、ＤＯＵＴ、として出力される。

ＤＯＵＴｉ　（ｉ”２〜４）も同様である。セレクタ５
４の駆動捷たアドレスコントロールメモリ４８の出力、
１９により行われる。

このような形式の回線設定を並列７１段構成というが、
このとき並列形ダブルバッファ形式を採用するとデータ
メモリチップが数多く必要で、かつ周辺に七し／フタを
各メモリのベア対応に設置する必要がある。これに対し
て直列形ダブルバッファ形式を採用するとデータメモリ
チップの数が１／２に減り、セレークタの数も減る。と
の場合、外部から与えられるデータメモリのランダム読
み出しアドレス、即ちアドレスコントロールメモリの内
容は、回線設定情報であり、並列形ではＨＧ　単位の１
６０ＨＧ対応の８ビットとセレクタ制御の２ビツトの合
計である１０ビツトとなるのに対［−１直列形ではチャ
ネル律位に拡張して１０２４ビツト対応の１０ビツトと
セレクタ制御の２ビー／１・の合Δ−Ｉである１２ビツ
トに変換してアドレスコントロールメモリのデータとし
ている。このために）・−ドウエア規模は若干増えるが
、データメモリチップの個数の減少に比べると小さい。

１を二、本発明ではアドレスカウンタのリセットは１フ
レームごとでよく、■フレームの先頭をデータメモリに
書き込んだ時点から約１／６の時点で行っている。その
ためにリセットの制御も単純化され、ハードウェアの規
模もその分小さくかつ単純となる。

（発明の効果）以上詳細に説明したように、本発明によれば、データメ
モリの容量を１フレ一ム分としたため、データメモリチ
ップの個数を１／２に減少することができ周辺回路も簡
単になり、全体としてノ・−ドウエアの規模が少さくな
った。

また、局内フレーム中のデータの入っていない空ビット
に何らかの情報を入れて装置内で伝送する場合も、アド
レスコントロールメモリの内容を変更するだけで対処が
可能となる効果がある。

さらに、アドレスカウンタのリセットを１フレ一ム単位
で行うだけでよいので、制御回路を小さくかつ簡単にす
ることができるという効果がある。

【図面の簡単な説明】

第１図は本発明の好適な一実施例を示す並列７１段構成
による回線設定回路のブロック図、第２図は同期多重変
換装置における回線設定回路およびその周辺のブロック
図、第３図は回線設定回路のブロック図、第４図は並列
形ダブル・々ツファ形式の回線設定回路のブロック図、
第５図は第４図に示した回線設定回路のタイムチャート
、第６図は直列形ダブルバッファ形式の回線設定回路の
タイムチャートである。図中、１〜８は５／４変換回路、１９は回線設定回路、
１０はデータメモリ、１ノはデータメモリ１０の入力、
１２はアドレスカウンタ、１３は書込ミアドレス、１４
はアドレスコントロールメモリ、１５は読み出しアドレ
ス、１６はデータメモリ１０の出力、１７は回線設定回
路の入力、１８はスイッチ、１９はデータメモリ、２０
はデータメモリ１９の入力、２１はアドレスカウンタ、
２２は書き込みアドレス、２３はスイッチ、２４はｒ−
タメモリ１９の書き込みアドレス、２５はアドレスコン
トロールメモリ、２６は読み出しアドレス、２７はスイ
ッチ、２８はデータメモリ、２！川まブ′−タメモリ２
８の読み出しアドレス、３θはデータメモリ２８の出力
、３１はスイング。３２は回線設定回路の出力、３３はデータメモリ２８の
入力、３４はデータメモリ２８の書き込みアドレス、３
５はデータメモリ１９の読み出しアドレス、３６はデー
タメモリ１９の出力、３７はデータメモリ部、３８〜４
１は入力データ１フレーム分の容量を有するデータメモ
リ、４２〜４５はそれぞれデータメモリ３８〜４１のデ
ータ入力、４６はアドレスカウンタ、４７は書き込みア
ドレス、４８はアドレスコントロールメモｌ）、４９１
ｄ。読み出しアドレス、５０〜５３はそれぞれデータメモリ
３８〜４Ｉの出力、５４はデータメモリの出力５０〜５
３をデータ入力とし、読み出しアドレス４９を制御入力
とするセレクタである。特許出願人　　沖電気工業株式会社日本電信電話株式会社第４閏。回線設定回路げイム子イード第５図ｉｆり斤昏Ｚ７）し八ツ７７涯う人。回わ表諜序、ロ１
各切タ仏チマート第６図手続補正書（自発）１　事件の表示昭和６０年　特　許　願第１８１１０３号２　発明の名
称回線設定回路３　補正をする者事件との関係　　　　　　特許　　出　願　人任　所（
〒１０５）　　東京都港区虎ノ門１丁目７番１２号４、
代理人　　　　　　　　（外１名）住　所（〒１０５）
　　東京都港区虎ノ門エゴ目７番１２号５・補正ノ対象
　　　明細書中「発明の詳細な説明」の欄、「図面の簡
単な説明」の欄及び図面「第１図」６補正の内容（１）　　明細書第１５頁第１９行目に「駆動また」と
あるのを「、駆動もまだ」と補正する。（２）同書第１８頁第８行目に「１９」とあるのを「９」と補正する。（３）図面、「第１図」を別紙の通り補正する。以上

Claims

【特許請求の範囲】

（１）入力データを一時蓄え、６チャネル単位にタイム
スロット変換を行って入力信号とは異った信号配列を得
る回線設定回路において、６チャネルごとの回線設定単位すべてについて６チャネ
ル分のデータをデータメモリ内の異なるアドレスに第１
チャネルより第６チャネルまで順次書き込む手段と、第１チャネルの書き込みが終了した後に第１チャネルよ
りアドレスコントロールメモリの内容に従ってデータメ
モリからランダムに読み出す手段と、外部から送られてくる６チャネル単位のランダム読み出
しアドレスを１チャネル単位のランダム読み出しアドレ
スコントロールメモリに書き込む手段とを有することを
特徴とする回線設定回路。
（２）データメモリに書き込む手段と、データメモリか
ら読み出す手段と、アドレスコントロールに書きこむ手
段とが並列Ｔ１段構成となっていることを特徴とする特
許請求の範囲第１項記載の回線設定回路。