JPH0750874B2 - フォーマット変換装置 - Google Patents
フォーマット変換装置Info
- Publication number
- JPH0750874B2 JPH0750874B2 JP15735588A JP15735588A JPH0750874B2 JP H0750874 B2 JPH0750874 B2 JP H0750874B2 JP 15735588 A JP15735588 A JP 15735588A JP 15735588 A JP15735588 A JP 15735588A JP H0750874 B2 JPH0750874 B2 JP H0750874B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- frame
- memory circuit
- circuit
- format conversion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ速度変換及び、チャネル変換等のような
変換の際にメモリを必要とするフォーマット変換装置に
関する。
変換の際にメモリを必要とするフォーマット変換装置に
関する。
従来のフォーマット変換装置を図面を参照して説明す
る。第３図はフォーマット変換装置に入力される一般的
な入力データのフォーマット図、第４図は従来のフォー
マット変換装置のブロック図、第５図は従来のメモリ回
路の構成図である。第３図において、１マルチフレーム
10はｍフレーム（ｍ≧2,整数）より構成され、各フレー
ムは、１チャネルのマルチフレームデータ11とｎチャネ
ルの情報データ12とより構成されている。ここで、マル
チフレームデータ11とはフレーム同期、マルチフレーム
同期、及び情報データ12の対応するチャネルの制御を行
うための制御信号である。通常、この制御信号は各マル
チフレームで同じ制御信号が繰返し入れられている。し
たがって、情報データ12の処理は一つ前のマルチフレー
ムの制御信号により行うことも可能となっている。情報
データ12とは、各チャネルで伝送される情報を含むデー
タ信号である。
る。第３図はフォーマット変換装置に入力される一般的
な入力データのフォーマット図、第４図は従来のフォー
マット変換装置のブロック図、第５図は従来のメモリ回
路の構成図である。第３図において、１マルチフレーム
10はｍフレーム（ｍ≧2,整数）より構成され、各フレー
ムは、１チャネルのマルチフレームデータ11とｎチャネ
ルの情報データ12とより構成されている。ここで、マル
チフレームデータ11とはフレーム同期、マルチフレーム
同期、及び情報データ12の対応するチャネルの制御を行
うための制御信号である。通常、この制御信号は各マル
チフレームで同じ制御信号が繰返し入れられている。し
たがって、情報データ12の処理は一つ前のマルチフレー
ムの制御信号により行うことも可能となっている。情報
データ12とは、各チャネルで伝送される情報を含むデー
タ信号である。
次に、第４図のブロック図に示すように、入力データ７
は、まずメモリ回路５に記憶される。メモリ回路は、第
３図の構成図に示すように、マルチフレーム単位でデー
タをフォーマット変換する場合には、１マルチフレーム
分の入力データすべてをそのまま記憶させていたので、
メモリとして１マルチフレーム分の記憶容量を必要とし
ていた。出力データ生成回路６は、フォーマット変換の
要求にしたがって、メモリ回路５との間で同期信号及び
データのやり取りを行うことによりフォーマット変換を
行っていた。
は、まずメモリ回路５に記憶される。メモリ回路は、第
３図の構成図に示すように、マルチフレーム単位でデー
タをフォーマット変換する場合には、１マルチフレーム
分の入力データすべてをそのまま記憶させていたので、
メモリとして１マルチフレーム分の記憶容量を必要とし
ていた。出力データ生成回路６は、フォーマット変換の
要求にしたがって、メモリ回路５との間で同期信号及び
データのやり取りを行うことによりフォーマット変換を
行っていた。
上述した従来のフォーマット変換装置のメモリ回路は、
マルチフレーム単位でデータフォーマットを変換する場
合に、まずマルチフレーム同期をとるために１マルチフ
レーム分のマルチフレームデータを記憶しなければなら
ない。その際に情報データとマルチフレームデータとを
区別せずに一括して１マルチフレーム分のデータをメモ
リ回路に記憶させる方式なので、従来のフォーマット変
換装置ではフォーマット変換処理が１フレーム内の情報
データで処理できる場合でもメモリ回路５の記憶容量
は、１マルチフレーム以上必要であり、記憶容量が非常
に大きくなってしまう欠点があった。
マルチフレーム単位でデータフォーマットを変換する場
合に、まずマルチフレーム同期をとるために１マルチフ
レーム分のマルチフレームデータを記憶しなければなら
ない。その際に情報データとマルチフレームデータとを
区別せずに一括して１マルチフレーム分のデータをメモ
リ回路に記憶させる方式なので、従来のフォーマット変
換装置ではフォーマット変換処理が１フレーム内の情報
データで処理できる場合でもメモリ回路５の記憶容量
は、１マルチフレーム以上必要であり、記憶容量が非常
に大きくなってしまう欠点があった。
本発明の目的は、フォーマット変根処理が各フレーム内
に限定される場合にメモリ回路の容量を大幅に削減する
ことができるフォーマット変換装置を提供することにあ
る。
に限定される場合にメモリ回路の容量を大幅に削減する
ことができるフォーマット変換装置を提供することにあ
る。
本発明のフォーマット変換装置は１フレームがｎチャネ
ルの情報データと前記ｎチャネルの情報データ間の制御
および同期のデータを有する１チャネルのマルチフレー
ムデータとから構成され、１マルチフレームがｍ個の前
記フレームから構成される入力データを種々のデータフ
ォーマットに変換処理するフォーマット変換装置におい
て、前記入力データから１フレームごとにｎチャネル分
の情報データと１チャネル分のマルチフレームデータに
分けるセレクタ回路と、前記セレクタ回路により分けら
れたｎチャネル分の情報データをそれぞれ記憶する２個
のフレームデータメモリ回路と、前記セレクタ回路によ
る分けられたｍフレーム分のマルチフレームデータを記
憶するマルチフレームデータメモリ回路と、前記フレー
ムデータメモリ回路と前記マルチフレームデータメモリ
回路とからデータを読み出しデータフォーマットの変換
処理を行う出力データ生成回路とを備えている。
ルの情報データと前記ｎチャネルの情報データ間の制御
および同期のデータを有する１チャネルのマルチフレー
ムデータとから構成され、１マルチフレームがｍ個の前
記フレームから構成される入力データを種々のデータフ
ォーマットに変換処理するフォーマット変換装置におい
て、前記入力データから１フレームごとにｎチャネル分
の情報データと１チャネル分のマルチフレームデータに
分けるセレクタ回路と、前記セレクタ回路により分けら
れたｎチャネル分の情報データをそれぞれ記憶する２個
のフレームデータメモリ回路と、前記セレクタ回路によ
る分けられたｍフレーム分のマルチフレームデータを記
憶するマルチフレームデータメモリ回路と、前記フレー
ムデータメモリ回路と前記マルチフレームデータメモリ
回路とからデータを読み出しデータフォーマットの変換
処理を行う出力データ生成回路とを備えている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図、第２図
（ａ），（ｂ）は、それぞれ本実施例のフレームデータ
メモリ回路及びマルチフレームデータメモリ回路の構成
図を示す。第１図のブロック図において、セレクタ回路
は従来例と同じ入力データを情報データとマルチフレー
ムデータとに分割してそれぞれ対応するフレームデータ
メモリ回路２及びマルチフレームデータメモリ回路３に
記憶される機能を有している。フレームデータメモリ回
路２の記憶容量は第２図（ａ）に示すように情報データ
の２フレーム分（各フレームはｎチャネル分）、マルチ
フレームデータメモリ回路３の記憶容量は第２図（ｂ）
に示すようにマルチフレームデータの１マルチフレーム
分（ｍチャネル分）用意されている。なおマルチフレー
ムデータは１フレームの情報データｎ個に対して１個入
力されてくるので、マルチフレームデータの速度として
は情報データの速度の1/nである。また、フレームデー
タメモリ回路２は１フレームの情報データを記憶して行
くが、セレクタ回路１が次のフレーム同期信号を検出し
た時点とマルチフレーム同期がとれている場合におい
て、一方のフレームデータメモリ回路２に記憶される。
他方のフレームデータメモリ回路２に記憶されている情
報データは一方のフレームのデータがすべて書き込み完
了する前に出力データ生成回路６へ読み出される。この
ように１フレーム単位で交互に出力データ生成回路４へ
送出される。一方、マルチフレームデータメモリ回路３
は１マルチフレームのデータ処理が終了するまで１マル
チフレーム分のマルチフレームデータを記憶する。マル
チフレーム同期を確認した出力データ生成回路は、フレ
ームデータメモリ回路２及びマルチフレームデータメモ
リ回路３の双方から必要なデータを取り込み、フォーマ
ット変換の処理を行い変換された情報データを出力す
る。したがって、メモリ回路の記憶容量は以下のように
なる。
（ａ），（ｂ）は、それぞれ本実施例のフレームデータ
メモリ回路及びマルチフレームデータメモリ回路の構成
図を示す。第１図のブロック図において、セレクタ回路
は従来例と同じ入力データを情報データとマルチフレー
ムデータとに分割してそれぞれ対応するフレームデータ
メモリ回路２及びマルチフレームデータメモリ回路３に
記憶される機能を有している。フレームデータメモリ回
路２の記憶容量は第２図（ａ）に示すように情報データ
の２フレーム分（各フレームはｎチャネル分）、マルチ
フレームデータメモリ回路３の記憶容量は第２図（ｂ）
に示すようにマルチフレームデータの１マルチフレーム
分（ｍチャネル分）用意されている。なおマルチフレー
ムデータは１フレームの情報データｎ個に対して１個入
力されてくるので、マルチフレームデータの速度として
は情報データの速度の1/nである。また、フレームデー
タメモリ回路２は１フレームの情報データを記憶して行
くが、セレクタ回路１が次のフレーム同期信号を検出し
た時点とマルチフレーム同期がとれている場合におい
て、一方のフレームデータメモリ回路２に記憶される。
他方のフレームデータメモリ回路２に記憶されている情
報データは一方のフレームのデータがすべて書き込み完
了する前に出力データ生成回路６へ読み出される。この
ように１フレーム単位で交互に出力データ生成回路４へ
送出される。一方、マルチフレームデータメモリ回路３
は１マルチフレームのデータ処理が終了するまで１マル
チフレーム分のマルチフレームデータを記憶する。マル
チフレーム同期を確認した出力データ生成回路は、フレ
ームデータメモリ回路２及びマルチフレームデータメモ
リ回路３の双方から必要なデータを取り込み、フォーマ
ット変換の処理を行い変換された情報データを出力す
る。したがって、メモリ回路の記憶容量は以下のように
なる。
フレームデータメモリ回路２ ｎチャネル分 マルチフレームデータメモリ回路３ ｍチャネル分 従来のメモリ回路５ ｍ×（ｎ＋１）チャネル分 上記のように従来に比べて記憶容量は大幅に減少する。
以上述べたように本発明によれば、メモリ回路をフレー
ムデータメモリ回路とマルチフレームデータメモリ回路
の二つに分け、入力データを情報データと制御用のデー
タとに分けて記憶させるセレクタ回路を設けることによ
り、従来のフォーマット変換制御装置の記憶容量を大幅
に削減することができる効果がある。
ムデータメモリ回路とマルチフレームデータメモリ回路
の二つに分け、入力データを情報データと制御用のデー
タとに分けて記憶させるセレクタ回路を設けることによ
り、従来のフォーマット変換制御装置の記憶容量を大幅
に削減することができる効果がある。
【図面の簡単な説明】 第１図は本発明の一実施例のブロック図、第２図（ａ）
は本実施例のフレームデータメモリ回路の構成図、第２
図（ｂ）は本実施例のマルチフレームデータメモリ回路
の構成図、第３図は入力データのフォーマット図、第４
図は従来のフォーマット変換装置のブロック図、第５図
は従来のメモリ回路の構成図である。 １……セレクタ回路、２……フレームデータメモリ回
路、３……マルチフレームデータメモリ回路、4,6……
出力データ生成回路、５……メモリ回路、７……入力デ
ータ、８……出力データ、９……１フレーム、10……１
マルチフレーム、11……マルチフレームデータ、12……
データ。
は本実施例のフレームデータメモリ回路の構成図、第２
図（ｂ）は本実施例のマルチフレームデータメモリ回路
の構成図、第３図は入力データのフォーマット図、第４
図は従来のフォーマット変換装置のブロック図、第５図
は従来のメモリ回路の構成図である。 １……セレクタ回路、２……フレームデータメモリ回
路、３……マルチフレームデータメモリ回路、4,6……
出力データ生成回路、５……メモリ回路、７……入力デ
ータ、８……出力データ、９……１フレーム、10……１
マルチフレーム、11……マルチフレームデータ、12……
データ。
Claims (1)
- 【請求項１】１フレームがｎチャネルの情報データと前
記ｎチャネルの情報データ間の制御および同期のデータ
を有する１チャネルのマルチフレームデータとから構成
され、１マルチフレームがｍ個の前記フレームから構成
される入力データを種々のデータフォーマットに変換処
理するフォーマット変換装置において、前記入力データ
から１フレームごとにｎチャネル分の情報データと１チ
ャネル分のマルチフレームデータに分けるセレクタ回路
と、前記セレクタ回路により分けられたｎチャネル分の
情報データをそれぞれ記憶する２個のフレームデータメ
モリ回路と、前記セレクタ回路により分けられたｍフレ
ーム分のマルチフレームデータを記憶するマルチフレー
ムデータメモリ回路と、前記フレームデータメモリ回路
と前記マルチフレームデータメモリ回路とからデータを
読み出しデータフォーマットの変換処理を行う出力デー
タ生成回路とから備えたことを特徴とするフォーマット
変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15735588A JPH0750874B2 (ja) | 1988-06-24 | 1988-06-24 | フォーマット変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15735588A JPH0750874B2 (ja) | 1988-06-24 | 1988-06-24 | フォーマット変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH027635A JPH027635A (ja) | 1990-01-11 |
| JPH0750874B2 true JPH0750874B2 (ja) | 1995-05-31 |
Family
ID=15647863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15735588A Expired - Lifetime JPH0750874B2 (ja) | 1988-06-24 | 1988-06-24 | フォーマット変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750874B2 (ja) |
-
1988
- 1988-06-24 JP JP15735588A patent/JPH0750874B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH027635A (ja) | 1990-01-11 |
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