JPH027635A - フォーマット変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ速度変換及び、チャネル変換等のような
変換の際にメモリを必要とするフォーマット変換装置に
関する。

〔従来の技術〕

従来のフォーマット変換装置を図面を参照して説明する
。第３図はフォーマット変換装置に入力される一般的な
入力データのフォーマット図、第４図は従来のフォーマ
ット変換装置のブロック図、第５図は従来のメモリ回路
の構成図である。第３図において、１マルチフレーム、
１０はｍフレーム（ｍ≧２．整数）より構成され、各フ
レームは、１チャネルのマルチフレームデータ１１とｎ
チャネルの情報データ１２とより構成されている。ここ
で、マルチフレームデータ１１とはフレーム同期、マル
チフレーム同期、及び情報データ１２の対応するチャネ
ルの制御を行うための制御信号である。通常、この制御
信号は各マルチフレームで同じ制御信号が繰返し入れら
れている。したがって、情報データ１２の処理は−っ前
のマルチフレームの制御信号により行うことも可能とな
っている。情報データ１２とは、各チャネルで伝送され
る情報を含むデータ信号である。

次に、第４図のブロック図に示すように、入力データ７
は、まずメモリ回路５に記憶される。メモリ回路は、第
３図の構成図に示すように、マルチフレーム単位でデー
タをフォーマット変換する場合には、１マルチフレ一ム
分の入力データすべてをそのまま記憶させていたので、
メモリとして１マルチフレ一ム分の記憶容量を必要とし
ていた。

出力データ生成回路６は、フォーマット変換の要求にし
たがって、メモリ回路５との間で同期信号及びデータの
やり取りを行うことによりフォーマット変換を行ってい
た。

〔発明が解決しようとする課題〕

上述した従来のフォーマット変換装置のメモリ回路は、
マルチフレーム単位でデータフォーマットを変換する場
合に、まずマルチフレーム同期をとるために１マルチフ
レ一ム分のマルチフレームデータを記憶しなければなら
ない。その際に情報データとマルチフレームデータとを
区別せずに一括して１マルチフレ一ム分のデータをメモ
リ回路に記憶させる方式なので、従来のフォーマット変
換装置ではフォーマット変換処理が１フレーム内の情報
データで処理できる場合でもメモリ回路５の記憶容量は
、１マルチフレ一ム以上必要であり、記憶容量が非常に
大きくなってしまう欠点があった。

本発明の目的は、フォーマット変換処理が各フレーム内
に限定される場合にメモリ回路の容量を大幅に削減する
ことができるフォーマット変換装置を提供することにあ
る。

〔課題を解決するための手段〕

本発明のフォーマット変換装置は１フレームがｎチャネ
ルの情報データと前記ｎチャネルの情報データ間の制御
および同期のデータを有する１チャネルのマルチフレー
ムデータとから構成され、１マルチフレームがｍ個の前
記フレームから構成される入力データを種々のデータフ
ォーマットに変換処理するフォーマット変換装置におい
て、前記入力データから１フレームごとにｎチャネル分
の情報データと１チャネル分のマルチフレームデータに
分けるセレクタ回路と、前記セレクタ回路により分けら
れたｎチャネル分の情報データをそれぞれ記憶する２個
のフレームデータメモリ回路と、前記セレクタ回路によ
り分けられたｍフレーム分のマルチフレームデータを記
憶するマルチフレームデータメモリ回路と、前記フレー
ムデータメモリ回路と前記マルチフレームデータメモリ
回路とからデータを読み出しデータフォーマットの変換
処理を行う出力データ生成回路とを備えている。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図、第２図（ａ）
、（ｂ）は、それぞれ本実施例のフレームデータメモリ
回路及びマルチフレームデータメモリ回路の構成図を示
す。第１図のブロック図において、セレクタ回路は従来
例と同じ入力データを情報データとマルチフレームデー
タとに分割してそれぞれ対応するフレームデータメモリ
回路２及びマルチフレームデータメモリ回路３に記憶さ
せる機能を有している。フレームデータメモリ回路２の
記憶容量は第２図（ａ）に示すように情報データの２フ
レ一ム分（各フレームはｎチャネル分）、マルチフレー
ムデータメモリ回路３の記憶容量は第２図（ｂ）に示す
ようにマルチフレームデータの１マルチフレ一ム分（ｍ
チャネル分）用意されている。なおマルチフレームデー
タは１フレームの情報データｎ個に対して１個入力され
てくるので、マルチフレームデータの速度としては情報
データの速度の１　／　ｎである。また、フレームデー
タメモリ回路２は１フレームの情報データを記憶して行
くが、セレクタ回路１が次のフレーム同期信号を検出し
た時点とマルチフレーム同期がとれている場合において
、一方のフレームデータメモリ回路２に記憶される。他
方のフレームデータメモリ回路２に記憶されている情報
データは一方のフレームのデータがすべて書き込み完了
する前に出力データ生成回路６へ読み出される。このよ
うに１フレ一ム単位で交互に出力データ生成回路４へ送
出される。一方、マルチフレームデータメモリ回路３は
１マルチフレームのデータ処理が終了するまで１マルチ
フレ一ム分のマルチフレームデータを記憶する。マルチ
フレーム同期を確認した出力データ生成回路は、フレー
ムデータメモリ回路２及びマルチフレームデータメモリ
回路３の双方から必要なデータを取り込み、フォーマッ
ト変換の処理を行い変換された情報データを出力する。

したがって、メモリ回路の記憶容量は以下のようになる
。

フレームデータメモリ回路２　ｎチャネル分マルチフレ
ームデータメモリ　回路３　　　　　　　　　ｍチャネ
ル分従来のメモリ回路５　　　　　　ｍＸ（ｎ＋１）チ
ャネル分 上記のように従来に比べて記憶容量は大幅に減少する。

〔発明の効果〕

以上述べたように本発明によれば、メモリ回路をフレー
ムデータメモリ回路とマルチフレームデータメモリ回路
の二つに分け、入力データを情報データと制御用のデー
タとに分けて記憶させるセレクタ回路を設けることによ
り、従来のフォーマット変換装置の記憶容量を大幅に削
減することができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図（ａ）
は本実施例のフレームデータメモリ回路の構成図、第２
図（ｂ）は本実施例のマルチフレームデータメモリ回路
の構成図、第３図は入力データのフォーマット図、第４
図は従来のフォーマット変換装置のブロック図、第５図
は従来のメモリ回路の構成図である。 １・・・セレクタ回路、２・・・フレームデータメモリ
回路、３・・・マルチフレームデータメモリ回路、４゜
６・・・出力データ生成回路、５・・・メモリ回路、７
・・・入力データ、８・・・出力データ、９・・・１フ
レーム、１０・・・１マルチフレーム、１１・・・マル
チフレームデータ、１２・・・データ。

Claims (1)

【特許請求の範囲】
1. １フレームがｎチャネルの情報データと前記ｎチャネル
   の情報データ間の制御および同期のデータを有する１チ
   ャネルのマルチフレームデータとから構成され、１マル
   チフレームがｍ個の前記フレームから構成される入力デ
   ータを種々のデータフォーマットに変換処理するフォー
   マット変換装置において、前記入力データから１フレー
   ムごとにｎチャネル分の情報データと１チャネル分のマ
   ルチフレームデータに分けるセレクタ回路と、前記セレ
   クタ回路により分けられたｎチャネル分の情報データを
   それぞれ記憶する２個のフレームデータメモリ回路と、
   前記セレクタ回路により分けられたｍフレーム分のマル
   チフレームデータを記憶するマルチフレームデータメモ
   リ回路と、前記フレームデータメモリ回路と前記マルチ
   フレームデータメモリ回路とからデータを読み出しデー
   タフォーマットの変換処理を行う出力データ生成回路と
   を備えたことを特徴とするフォーマット変換装置。