JPS63110899A - タイムスロツト入替回路 - Google Patents
タイムスロツト入替回路Info
- Publication number
- JPS63110899A JPS63110899A JP25582486A JP25582486A JPS63110899A JP S63110899 A JPS63110899 A JP S63110899A JP 25582486 A JP25582486 A JP 25582486A JP 25582486 A JP25582486 A JP 25582486A JP S63110899 A JPS63110899 A JP S63110899A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- time slot
- frame
- data
- multiframe
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 abstract description 6
- 230000001360 synchronised effect Effects 0.000 abstract 3
- 230000001276 controlling effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 230000002123 temporal effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、タイムスロットの時間的順序を入れ替えるタ
イムスロット入替装置に関し、特にマルチフレームを組
んだ入力信号を効果的にスイッチングする回路に関する
ものである。
イムスロット入替装置に関し、特にマルチフレームを組
んだ入力信号を効果的にスイッチングする回路に関する
ものである。
従来、マルチフレームを組んだ入力信号に対してタイム
スロットの時間的順序の入れ替えを行うタイムスロット
入替回路は第３図に示した様な構成となっていた。この
回路ではマルチフレーム同期回路３０１〜３０３でデー
タ入力ａ正、Ｊ、ｃ、のマルチフレーム同期を確立し、
マルチフレーム位相合わせ用の一時記憶回路である記憶
回路２０１〜２０３を使ってすべての入力信号のマルチ
フレーム位相を合わせる。その結果は直並列変換回路１
０を通してタイムスロット入れ替え用の一時記憶回路で
ある記憶回路３に書き込まれる。その時のアドレスは書
き込みカウンタ４によって与えられる。記憶回路３から
のデータの読み出しは、読み出しカウンタ５が発生する
アドレスにもとづいて行われ、読み出されたデータは並
直列変換回路１１を通して出力データａ６．ｂｏ、ｃｏ
として出力される。第４図にこの回路各部の信号を模式
的に表したものを示す。信号線６０１〜６０３において
はすべての入力信号のフレーム位相およびマルチフレー
ム位相は合っていない。これらの信号はマルチフレーム
同期回路３０１〜３０３と記憶回路２０１〜２０３とに
よって位相合わせが行われ、信号線７０１〜７０３の信
号が得られる。従って、書き込みアドレスを与える書き
込みカウンタ４はマルチフレーム位相はすべての入力信
号で合っているものとして動作し、アドレス信号として
図に示したような信号線８の信号を出力する。
スロットの時間的順序の入れ替えを行うタイムスロット
入替回路は第３図に示した様な構成となっていた。この
回路ではマルチフレーム同期回路３０１〜３０３でデー
タ入力ａ正、Ｊ、ｃ、のマルチフレーム同期を確立し、
マルチフレーム位相合わせ用の一時記憶回路である記憶
回路２０１〜２０３を使ってすべての入力信号のマルチ
フレーム位相を合わせる。その結果は直並列変換回路１
０を通してタイムスロット入れ替え用の一時記憶回路で
ある記憶回路３に書き込まれる。その時のアドレスは書
き込みカウンタ４によって与えられる。記憶回路３から
のデータの読み出しは、読み出しカウンタ５が発生する
アドレスにもとづいて行われ、読み出されたデータは並
直列変換回路１１を通して出力データａ６．ｂｏ、ｃｏ
として出力される。第４図にこの回路各部の信号を模式
的に表したものを示す。信号線６０１〜６０３において
はすべての入力信号のフレーム位相およびマルチフレー
ム位相は合っていない。これらの信号はマルチフレーム
同期回路３０１〜３０３と記憶回路２０１〜２０３とに
よって位相合わせが行われ、信号線７０１〜７０３の信
号が得られる。従って、書き込みアドレスを与える書き
込みカウンタ４はマルチフレーム位相はすべての入力信
号で合っているものとして動作し、アドレス信号として
図に示したような信号線８の信号を出力する。
上述した従来のタイムスロット入替回路では、マルチフ
レーム同期を各入力信号ごとに確立しなければならず、
そしてマルチフレーム位相を合わせるためマルチフレー
ム分の記憶回路が必要となるので、ハードウェアの規模
が大きくなるという欠点がある。
レーム同期を各入力信号ごとに確立しなければならず、
そしてマルチフレーム位相を合わせるためマルチフレー
ム分の記憶回路が必要となるので、ハードウェアの規模
が大きくなるという欠点がある。
本発明の目的は、このような欠点を除去し、小規模のハ
ードウェアによって必要な機能を果たすタイムスロット
入替回路を提供することにある。
ードウェアによって必要な機能を果たすタイムスロット
入替回路を提供することにある。
本発明は、マルチフレームを組んだ信号を第一の記憶回
路にシーケンシャルに書き込んでランダムに読み出すか
、またはランダムに書き込んでシーケンシャルに読み出
して前記信号のタイムスロットの入替を行うタイムスロ
ット入替回路において、 入力信号のフレーム同期をとるフレーム同期回路と、 すべての入力信号のフレーム位相を合わせるための第二
の記憶回路と、 入力信号のマルチフレーム位相に応じて前記第一の記憶
回路のアドレスを制御するマルチフレーム同期回路とを
有することを特徴とする。
路にシーケンシャルに書き込んでランダムに読み出すか
、またはランダムに書き込んでシーケンシャルに読み出
して前記信号のタイムスロットの入替を行うタイムスロ
ット入替回路において、 入力信号のフレーム同期をとるフレーム同期回路と、 すべての入力信号のフレーム位相を合わせるための第二
の記憶回路と、 入力信号のマルチフレーム位相に応じて前記第一の記憶
回路のアドレスを制御するマルチフレーム同期回路とを
有することを特徴とする。
次に本発明の一実施例について図面を参照して説明する
。第１図は本発明の一実施例を示すブロック図である。
。第１図は本発明の一実施例を示すブロック図である。
この回路は次の（イ）から（チ）の回路要素によって構
成されている。
成されている。
（イ）各データ人力ａｉ＊ｂｉ＋ｃｉのフレーム同期を
確立するフレーム同期回路１０１〜１０３゜（ロ）すべ
てのデータ入力のフレーム位相を合わせるための一時記
憶回路である記憶回路２０１〜２０３゜ （ハ）直列データを並列データに変換する直並列変換回
路１０゜ （ニ）タイムスロットを入れ替えるための一時記憶回路
である記憶回路３゜ （ホ）並列データを直列データに変換する並直列変換回
路１１゜ （へ）各タイムスロットごとにマルチフレーム同期を確
立するためのマルチフレーム同期回路６゜（ト）記憶回
路３の書き込みアドレスを発生する書き込みカウンタ４
゜ （チ）記憶回路３の読み出しアドレスを発生するＳ売み
出しカウンタ５゜ 次に、この回路の動作を説明する。各データ人力ａｉ＋
ｂｉ＋Ｃｉのフレーム同期はフレーム同期回路１０１〜
１０３において確立し、記憶回路２０１〜２０３を使っ
てすべてのデータ人力ａｉ＋ｂｉ、ｃｉの位相を合わせ
る。その結果は直並列変換回路１０を通してタイムスロ
ット入替用の記憶回路３に書き込む。
確立するフレーム同期回路１０１〜１０３゜（ロ）すべ
てのデータ入力のフレーム位相を合わせるための一時記
憶回路である記憶回路２０１〜２０３゜ （ハ）直列データを並列データに変換する直並列変換回
路１０゜ （ニ）タイムスロットを入れ替えるための一時記憶回路
である記憶回路３゜ （ホ）並列データを直列データに変換する並直列変換回
路１１゜ （へ）各タイムスロットごとにマルチフレーム同期を確
立するためのマルチフレーム同期回路６゜（ト）記憶回
路３の書き込みアドレスを発生する書き込みカウンタ４
゜ （チ）記憶回路３の読み出しアドレスを発生するＳ売み
出しカウンタ５゜ 次に、この回路の動作を説明する。各データ人力ａｉ＋
ｂｉ＋Ｃｉのフレーム同期はフレーム同期回路１０１〜
１０３において確立し、記憶回路２０１〜２０３を使っ
てすべてのデータ人力ａｉ＋ｂｉ、ｃｉの位相を合わせ
る。その結果は直並列変換回路１０を通してタイムスロ
ット入替用の記憶回路３に書き込む。
その時のアドレスは、マルチフレーム同期回路６と書き
込みカウンタ４とによって与えられる。マルチフレーム
同期回路６には記憶回路２０１〜２０３からの信号を入
力し、各タイムスロットごとの同期を確立する。その出
力は書き込みカウンタ４の上位ビットとして記憶回路３
に与える。このマルチフレーム同期回路６の出力は各タ
イムスロットごとに独立である。
込みカウンタ４とによって与えられる。マルチフレーム
同期回路６には記憶回路２０１〜２０３からの信号を入
力し、各タイムスロットごとの同期を確立する。その出
力は書き込みカウンタ４の上位ビットとして記憶回路３
に与える。このマルチフレーム同期回路６の出力は各タ
イムスロットごとに独立である。
回路各部の信号を模式的に表したものを第２図に示す。
信号！６０１〜６０３においては各データ入力” ｉｎ
ｂ ｉｎ ’ ｉのフレーム位相は合っておらず、そ
れらは独立している。フレーム同期回路１０１〜１０３
においてフレーム同期を確立し、記憶回路２０１〜２０
３を用いてすべてのデータ入力のフレーム位相を合わせ
た結果、信号線７０１〜７０３の信号が得られる。マル
チフレーム同期回路６は信号線９の信号として示した書
き込み用アドレスを発生し、記憶回路３に出力する。こ
のようなアドレスを与えて記憶回路３にデータの書き込
みを行うことによって、マルチフレーム位相合わせが行
える。
ｂ ｉｎ ’ ｉのフレーム位相は合っておらず、そ
れらは独立している。フレーム同期回路１０１〜１０３
においてフレーム同期を確立し、記憶回路２０１〜２０
３を用いてすべてのデータ入力のフレーム位相を合わせ
た結果、信号線７０１〜７０３の信号が得られる。マル
チフレーム同期回路６は信号線９の信号として示した書
き込み用アドレスを発生し、記憶回路３に出力する。こ
のようなアドレスを与えて記憶回路３にデータの書き込
みを行うことによって、マルチフレーム位相合わせが行
える。
以上説明したように本発明のタイムスロット入替回路で
は、タイムスロット入替用の一時記憶回路の書き込みア
ドレスを入力信号のマルチフレーム位相に応じて制御す
ることによってマルチフレーム位相合わせを行っている
。これによって従来の回路のようにマルチフレーム同期
を各入力信号ごとに確立する必要がなくなり、マルチフ
レーム分の記憶回路も不要となる。従って、本発明によ
ってタイムスロット入替回路の回路規模を縮小させるこ
とが可能となる。
は、タイムスロット入替用の一時記憶回路の書き込みア
ドレスを入力信号のマルチフレーム位相に応じて制御す
ることによってマルチフレーム位相合わせを行っている
。これによって従来の回路のようにマルチフレーム同期
を各入力信号ごとに確立する必要がなくなり、マルチフ
レーム分の記憶回路も不要となる。従って、本発明によ
ってタイムスロット入替回路の回路規模を縮小させるこ
とが可能となる。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図のブロック図の各部の信号を模式的に示す模式信
号図、 第３図は従来のタイムスロット入替回路を示すブロック
図、 第４図は第３図のブロック図の各部の信号を模式的に示
す模式信号図である。
第１図のブロック図の各部の信号を模式的に示す模式信
号図、 第３図は従来のタイムスロット入替回路を示すブロック
図、 第４図は第３図のブロック図の各部の信号を模式的に示
す模式信号図である。
Claims (1)
- （１）マルチフレームを組んだ信号を第一の記憶回路に
シーケンシャルに書き込んでランダムに読み出すか、ま
たはランダムに書き込んでシーケンシャルに読み出して
前記信号のタイムスロットの入替を行うタイムスロット
入替回路において、入力信号のフレーム同期をとるフレ
ーム同期回路と、 すべての入力信号のフレーム位相を合わせるための第二
の記憶回路と、 入力信号のマルチフレーム位相に応じて前記第一の記憶
回路のアドレスを制御するマルチフレーム同期回路とを
有することを特徴とするタイムスロット入替回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25582486A JPS63110899A (ja) | 1986-10-29 | 1986-10-29 | タイムスロツト入替回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25582486A JPS63110899A (ja) | 1986-10-29 | 1986-10-29 | タイムスロツト入替回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63110899A true JPS63110899A (ja) | 1988-05-16 |
Family
ID=17284126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25582486A Pending JPS63110899A (ja) | 1986-10-29 | 1986-10-29 | タイムスロツト入替回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63110899A (ja) |
-
1986
- 1986-10-29 JP JP25582486A patent/JPS63110899A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5351238A (en) | Method of controlling a frame phase of a time-division switch and frame phase variable time-division switch | |
| JPH0297152A (ja) | 時間スイッチ回路 | |
| JPS63110899A (ja) | タイムスロツト入替回路 | |
| JP3013011B2 (ja) | バッファ回路 | |
| JPS62194797A (ja) | 多元時間スイツチ | |
| JP2766006B2 (ja) | エラスティック・ストア方式 | |
| JPS6125340A (ja) | 速度変換回路 | |
| JP2725700B2 (ja) | 時分割多元交換方式 | |
| JPH0667769A (ja) | シングルチップマイクロコンピュータ | |
| JPS58151745A (ja) | ル−プ式デ−タハイウエイの同期装置 | |
| JPH0382295A (ja) | 時分割スイッチ装置 | |
| JPH04175023A (ja) | リタイミング・クロック乗せ換え回路 | |
| JPS63151235A (ja) | 多重化マルチフレ−ム同期回路 | |
| JPS61240726A (ja) | メモリ回路装置 | |
| JPH02113642A (ja) | 多重分離装置 | |
| JPH05167644A (ja) | シリアルデータ再配置方式 | |
| JPH0620195B2 (ja) | 速度変換回路 | |
| JPH03107225A (ja) | フレームアライナ回路 | |
| JPH0454044A (ja) | ディジタル信号の速度変換回路 | |
| JPH04159691A (ja) | 同期式半導体記憶装置 | |
| JPS63123236A (ja) | 多元多重化回路 | |
| JPS63131735A (ja) | 多重フレ−ムアライナ | |
| JPH027635A (ja) | フォーマット変換装置 | |
| JPH02128535A (ja) | フレーム変換回路 | |
| JPH09134276A (ja) | ストリームバッファ回路 |